集成
电路
系统公司
ICS952003
初步产品评测
可编程定时控制中心为P4 处理器
推荐应用：
SIS六百五十分之六百四十五风格芯片组。
输出特点：
2 - 微分CPUCLKs对（差动电流模式）
1 - SDRAM的3.3V @
8 - PCI 3.3V @
2 - AGP @ 3.3V
2 - ZCLKs @ 3.3V
1为48MHz ， 3.3V @定。
1 - 24 / 48MHz的，由我@ 3.3V可选
2
C
（默认为24MHz ）
3- REF @ 3.3V ， 14.318MHz 。
特点/优势：
可选的异步/同步SDRAM ， AGP ，
ZCLK和PCI输出
可编程输出频率，分频比，输出上升/
下降时间，输出偏斜。
可编程扩频百分比EMI控制。
看门狗定时器技术来重置系统
如果系统出现故障。
可编程看门狗安全的频率。
我支持
2
C索引读/写和块读/写
操作。
对于PC133 SDRAM系统中使用的ICS9179-16作为
内存缓冲区。
对于DDR SDRAM系统中使用的ICS93705或
ICS93722为存储器缓冲器。
使用外部14.318MHz晶振。
关键的特定连接的阳离子：
PCI - PCI输出偏斜： < 500PS
CPU - SDRAM输出偏斜： <为1ns
AGP - AGP输出偏斜： <150ps
引脚配置
VDDref
**FS0/REF0
**FS1/REF1
**FS2/REF2
GNDREF
X1
X2
GNDZ
ZCLK0
ZCLK1
VDDZ
* PCI_STOP ＃
VDDpci
**FS3/PCICLK_F0
**FS4/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GNDPCI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddSD
SDRAM
GNDSD
CPU_STOP ＃ *
CPUCLKT_1
CPUCLKC_1
VDDcpu
GNDCPU
CPUCLKT_0
CPUCLKC_0
IREF
GNDA
VDDA
SCLK
SDATA
PD ＃ * / VTT_PWRGD
GNDAGP
AGPCLK0
AGPCLK1
VddAGP
VDDA48
48MHz
24_48MHz/MULTISEL*
GND48
48引脚300mil的SSOP
*这些输入有120K上拉至VDD 。
**这些输入有120K下拉至GND 。
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
48MHz
24_48MHz
ICS952003
2
REF（ 1：0 ）
中央处理器
Divder
停止
2
2
CPUCLKT （1： 0）
CPUCLKC （1： 0）
的功能
位2位7位6位5位4
中央处理器
SDRAM ZCLK
（兆赫）
66.67
66.67
66.67
66.67
60.00
62.50
66.67
80.00
66.67
62.50
71.43
66.67
66.67
63.33
63.33
50.00
AGP
（兆赫）
66.67
66.67
66.67
66.67
60.00
62.50
66.67
66.67
66.67
62.50
83.33
66.67
66.67
63.33
63.33
50.00
PCI
（兆赫）
33.33
33.33
33.33
33.33
30.00
31.25
33.33
33.33
33.33
31.25
41.67
33.33
33.33
31.67
31.67
25.00
FS3 FS4 FS2 FS1 FS0 （兆赫） （兆赫）
0
0
0
0
0
66.67
66.67
0
0
0
0
1
100.00 100.00
0
0
0
1
0
100.00 200.00
0
0
0
1
1
100.00 133.33
0
0
1
0
0
100.00 150.00
0
0
1
0
1
100.00 125.00
0
0
1
1
0
100.00 160.00
0
0
1
1
1
100.00 133.33
0
1
0
0
0
100.00 200.00
0
1
0
0
1
100.00 166.67
0
1
0
1
0
100.00 166.67
0
1
0
1
1
80.00 133.33
0
1
1
0
0
80.00 133.33
0
1
1
0
1
95.00
95.00
0
1
1
1
0
95.00 126.67
0
1
1
1
1
66.67
66.67
SDATA
SCLK
FS（ 4：0 ）
PD ＃
PCI_STOP ＃
CPU_STOP ＃
MULTISEL
PD ＃ / VTT_PWRGD
控制
逻辑
ZCLK
Divder
ZCLK （1： 0）
2
PCI
Divder
停止
6
PCICLK （9 ：0）
PCICLK_F （1： 0）
2
AGP
Divder
2
AGP （1： 0）
CONFIG 。
注册。
SDRAM
Divder
SDRAM
I REF
电源组
VDDCPU = CPU
VDDPCI = PCICLK_F ， PCICLK
VDDSD = SDRAM
AVDD48 =为48MHz ， 24MHz的，固定的PLL
AVDD =模拟核心PLL
VDDAGP = AGP
VDDREF = XTAL与REF
VDDZ = ZCLK
注意：对于追加保证金的测试频率，请参阅4字节
0488B—04/09/02
产品预览
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更改，恕不另行通知。
