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ICS87951I-147
低偏移， 1到9 ，差分至LVCMOS零延迟缓冲器
R
ECOMMENDATIONS FOR
U
NUSED
I
NPUT和
O
安输出
P
插件
I
NPUTS
:
CLK我
NPUT
:
如果不需要利用一个时钟输入端，它可以是
悬空。虽然不是必需的，但对于额外的保护，一
1kΩ电阻可以从CLK输入端对地被捆绑。
CLK / NCLK我
NPUT
:
如果不需要使用差分输入，
无论CLK和NCLK可以悬空。虽然不是必需的，但
对于额外的保护，一个1kΩ电阻可以从CLK绑
地面上。
LVCMOS
ONTROL
P
插件
:
所有的控制引脚具有内部上拉或下拉功能;另外
不需要性，但可以额外添加
保护。一个1kΩ电阻都可以使用。
O
UTPUTS
:
LVCMOS
安输出
:
所有未用的LVCMOS输出可以悬空。应该有
无痕连接。
D
。微分
C
LOCK
I
NPUT
I
覆盖整个院落
在CLK / NCLK接受LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
和其他差分信号。双方V
摇摆
和V
OH
必须满足
V
PP
和V
CMR
输入要求。图3A-3D显示接口
例子为HiPerClockS CLK / NCLK输入由最从动
常见的驱动程序类型。这里建议输入接口
仅作为示例。请与驱动程序供应商协商
成分以确认驱动器端接的要求。为
例如，在
图3A中，
输入端接适用于ICS
HiPerClockS LVHSTL驱动程序。如果您使用的是LVHSTL驱动程序
从其他供应商，使用他们的终端建议。
3.3V
3.3V
1.8V
3.3V
ZO = 50欧姆
ZO = 50欧姆
CLK
ZO = 50欧姆
NCLK
LVHSTL
ICS
HiPerClockS
LVHSTL驱动程序
R1
50
R2
50
HiPerClockS
输入
LVPECL
R1
50
R2
50
ZO = 50欧姆
CLK
NCLK
HiPerClockS
输入
R3
50
F
IGURE
3A 。
I
P
ER
C
LOCK
S CLK / NCLK我
NPUT
D
四分五裂
ICS
I
P
ER
C
LOCK
S LVHSTL
河
BY
F
IGURE
3B 。
I
P
ER
C
LOCK
S CLK / NCLK我
NPUT
D
四分五裂
3.3V LVPECL
河
3.3V
BY
3.3V
3.3V
3.3V
R3
125
ZO = 50欧姆
CLK
ZO = 50欧姆
NCLK
LVPECL
R1
84
R2
84
HiPerClockS
输入
R4
125
3.3V
LVDS_Driv器
ZO = 50欧姆
CLK
R1
100
ZO = 50欧姆
NCLK
输入接收器
F
IGURE
3C 。
I
P
ER
C
LOCK
S CLK / NCLK我
NPUT
D
四分五裂
3.3V LVPECL
河
BY
F
IGURE
3D 。
I
P
ER
C
LOCK
S CLK / NCLK我
NPUT
D
四分五裂
3.3V LVDS
河
BY
IDT
/ ICS
差分至LVCMOS零延迟缓冲器
10
ICS87951I - 147 REV A 2006年6月21日
