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集成
电路
系统公司
ICS951402
超前信息
引脚说明
引脚数
1
2
3
4
5
6
7
8
9
10
引脚名称
VDDref
FS0/REF0
FS1/REF1
FS2/REF2
GNDREF
X1
X2
GND
VDD
* VttPWR_GD / PD ＃
TYPE
PWR
I / O
I / O
I / O
PWR
IN
OUT
PWR
PWR
IN
描述
参考文献， XTAL电源，标称3.3V
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
接地引脚REF输出。
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
接地引脚。
供电，标称3.3V
这个3.3V的LVTTL输入是用来确定一个电平敏感的选通
当锁存器的输入是有效的，并准备进行采样。这是一
活跃的高投入。 /异步主动用低功率输入引脚
断器件进入低功耗状态。
选择所有PCI时钟频率为33MHz的或66MHz的。 0 = 33Mhz的， 1
= 66MHz的
当停止除了PCICLK_F时钟的所有PCICLKs逻辑0电平，
输入低
电源为PCI时钟，标称3.3V
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
PCI时钟输出。
PCI时钟输出。
接地引脚输出的PCI
电源为PCI时钟，标称3.3V
PCI时钟输出。
PCI时钟输出。
PCI时钟输出。
PCI时钟输出。
接地引脚输出的PCI
接地引脚为48MHz的输出
24 / 48MHz的输出24 / 48MHz的时钟输出/锁存选择输入。
0 =为48MHz ， 1 = 24MHz的。
48MHz的时钟输出。
48MHz的时钟输出。
模拟电源为48MHz的输出和固定PLL内核，标称3.3V
电源为AGP时钟，标称3.3V
AGP时钟输出
AGP时钟输出
接地引脚输出的AGP
数据引脚SMBus的电路， 5V容限。
SMBus的电路， 5V容限的时钟引脚。
3.3V模拟电源引脚核心PLL
接地引脚。
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
的差分对CPU输出互补时钟。这个时钟是180
度的相位与SDRAM时钟。
的差分对CPU输出真实时钟。这个时钟是同相的
SDRAM时钟
接地引脚CPU输出
供应CPU时钟，标称3.3V
的差分对CPU输出互补时钟。这个时钟是180
度的相位与SDRAM时钟。
的差分对CPU输出真实时钟。这个时钟是同相的
SDRAM时钟
停止所有CPUCLK除了自由运行的时钟
接地引脚SDRAM输出。
种子SDRAM时钟输出的外部缓冲器
供应SDRAM时钟，标称3.3V 。
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PCI66/33#_SEL
PCI_STOP ＃ *
VDDpci
FS3/PCICLK_F0
FS4/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GNDPCI
GND48
24_48MHz/SEL24_48#MHz**
48MHz_1
48MHz_0
AVDD48
VddAGP
AGPCLK1
AGPCLK0
GNDAGP
SDATA
SCLK
AVDD
GND
IREF
IN
IN
PWR
I / O
I / O
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
PWR
PWR
I / O
OUT
OUT
PWR
PWR
OUT
OUT
PWR
I / O
IN
PWR
PWR
OUT
39
40
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46
47
48
0660—05/05/05
CPUCLKC0
CPUCLKT0
GNDCPU
VDDcpu
CPUCLKC1
CPUCLKT1
CPU_STOP ＃ *
GNDSDR
SDRAM_out
VDDSDR
OUT
OUT
PWR
PWR
OUT
OUT
IN
PWR
OUT
PWR
2
