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集成
电路
系统公司
ICS873990
L
OW
V
oltage
， LVCMOS /
C
RYSTAL
-
TO
-LVPECL / ECL
LOCK
G
enerator
测试条件
TEST_CLK
反馈÷ 6
反馈÷ 8
66.66
50
25
16.66
12.5
50
33.33
25
12.5
8.33
6.25
25
最低
典型
最大
3
133.33
100
50
33.33
25
100
66.66
50
25
16.66
12.5
75
单位
ns
兆赫
MH
兆赫
MH
兆赫
MH
MH
兆赫
兆赫
兆赫
兆赫
%
T
ABLE
6.我PLL
NPUT
R
指南
C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
t
R
/ t
R
参数
输入的上升/下降时间
参考频率
VCO_SEL = 0
反馈÷ 16
反馈÷ 24
反馈÷ 32
f
REF
参考频率
VCO_SEL = 1
反馈÷ 4
反馈÷ 6
反馈÷ 8
反馈÷ 16
反馈÷ 24
反馈÷ 32
f
refDC
参考输入占空比
注：这些参数由设计保证，但在生产中测试。
T
ABLE
7. AC - C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
t()
参数
输出频率
静态相位偏移;
TEST_CLK
注1 ， 5
输出偏斜;注2 ， 3
多频偏移;注3 ，第6
周期到周期抖动;注3
PLL VCO锁定范围;注4
PLL锁定时间
输出上升/下降时间
20 ％至80％
0.2
VCO_SEL = 0
VCO_SEL = 1
400
200
±50
800
400
10
1
测试条件
最低
典型
最大
400
-240
120
0
250
350
单位
兆赫
ps
ps
ps
ps
兆赫
MH
ms
ns
%
t
SK （ O）
t
水库（ w）的
t
JIT （ CC ）
f
VCO
t
LOCK
t
R
/ t
F
ODC
输出占空比
45
55
在f测量所有参数
最大
除非另有说明。
注1 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：此参数定义符合JEDEC标准65 。
注4：当VCO_SEL = 0时，PLL将是不稳定的÷ 2 ÷4和反馈配置一些÷ 6 。
当VCO_SEL = 1时，PLL将是不稳定的÷2的反馈配置。
注5 ：静态相位偏移在÷ 8指定为50MHz的输入频率与反馈。
注6 ：定义的输出在相同方向上的开关工作在不同频率的偏移跨越银行
用相同的电源电压和负载相等的条件。测量V
CCO
/2.
873990AY
www.icst.com/products/hiperclocks.html
7
版本B
2005年6月13日
