电气特性
*的时间表也适用于输入采样的负面时钟边沿。
FB_CLK （ 80MHz的）
TSETUP
的Thold
1.5V
输入建立和保持
无效
1.5V 1.5V有效
无效
t
上升
输入上升时间
V
h
= V
IH
V
l
= V
IL
t
秋天
输入下降时间
V
h
= V
IH
V
l
= V
IL
FB_CLK
B4
B5
输入
图5.通用输入时序要求
5.6.1
的FLEXBus
一个名为的FLEXBus具备基本功能的多功能外部总线接口，接口作为从专用的设备了
以80MHz的最大总线频率。它可以直接连接到异步或同步设备，例如外部
引导ROM中，闪速存储器，门阵列逻辑，或其它简单的目标（从） ，很少或没有额外的电路装置。为
异步器件的简单的芯片选择基础的接口都可以使用。该的FLEXBus接口有6个通用
片选（ FB_CS [5：0 ] ），它可以被配置成所述的FLEXBus或SDRAM存储器接口之间的分布。
芯片选择， FB_CS0可专用于引导ROM的访问，并且可以被编程为一个字节（8比特） ，字（16位） ，或
长字（ 32比特）宽。控制信号时序与普通ROM /闪存兼容。
5.6.1.1
的FLEXBus AC时序特性
表9的FLEXBus AC时序规范
下面定时的数字表示当数据被锁存，或驱动到外部总线，相对于系统时钟。
NUM
—
FB1
FB2
FB3
操作的频率
时钟周期（ FB_CLK ）
特征
符号
f
sys/3
t
FBCK （
t
CYC ）
t
FBCHDCV
t
FBCHDCI
民
—
12.5
—
1
最大
80
—
7.0
—
单位
兆赫
ns
ns
ns
地址，数据和控制输出有效（ A [ 23 ： 0 ] ， D [ 31 ： 0 ]
FB_CS [5：0 ]中，R / W ，TS BE / BWE [ 3：0]和OE ）
1
地址，数据和控制输出保持（ A [ 23 ： 0 ] ， D [ 31 ： 0 ]
FB_CS [5：0 ]中，R / W ，TS BE / BWE [3： 0]，和OE ）
1,
2
MCF537x的ColdFire
微处理器数据手册，第3
18
飞思卡尔半导体公司
