初步电气特性
8
数据输入歪斜从每个DQS时钟边沿而得。它开始于一个DQS变化和结束时的最后一个数据线
变为有效。该输入偏移必须包括DDR内存输出偏斜和系统级板歪斜（由于路由或其他
因素） 。
9
数据输入保持从每个DQS时钟边沿而得。它开始于一个DQS变化时结束的第一数据线
变为无效。
SD_CLK
V
IX
V
MP
V
IX
SD_CLK
V
ID
图15. SD_CLK和SD_CLK交叉时机
DD1
SD_CLK
DD2
DD3
SD_CLK
DD5
SD_CSn ， SD_WE ，
SD_RAS ，
SD_CAS
DD4
A[13:0]
CMD
DD6
ROW
COL
DD7
DM3/DM2
DD8
SD_DQS3/SD_DQS2
DD7
D[31:24]/D[23:16]
WD1 WD2 WD3 WD4
DD8
图16. DDR写时序
MCF5373的ColdFire
微处理器数据手册，版本0.3
28
初步
飞思卡尔半导体公司
