PLL时序规范
6
PLL时序规范
表7.时钟时序规范
NUM
C1
C2
C3
C4
周期
上升时间（ Vdd的20％至80％的vdd的）
下降时间（80％的Vdd到Vdd的20％）的
占空比（电压Vdd的50％）
特征
民
15.0
—
—
40
最大
40
2
2
60
单位
ns
ns
ns
%
在规格
表7
对于CLKIN引脚。
C1
CLKIN
C4
C4
C3
C2
图8.输入时钟时序图
表8
显示了支持的PLL编码。
表8. MCF547X分频比的编码
CLKIN - PCI和的FLEXBus
倍频
频带
（兆赫）
1:2
1:2
1:4
41.6–66.66
25.0–44.4
25.0–33.3
内部XLB ， SDRAM
总线和PSTCLK
频带
（兆赫）
83.33–133.33
50.0–88.8
2
100–133.33
核心频率范围
（兆赫）
166.66–266.66
100.0–177.66
200–266.66
的AD [12： 8]
1
00011
00101
01111
1
2
AD的所有其他值[12 ： 8 ]被保留。
DDR存储器通常具有83 MHz的最小速度。有些厂商指定降至75兆赫。请与
内存组件的规格来验证。
图9
相关CLKIN ，内部总线和核心时钟频率为1倍， 4倍乘数。
CLKIN
内部时钟
核心频率
2x
25.0
66.66
4x
25.0 33.33
25
50
70
30
50
70
100.0
90
110
50.0
133.33
2x
100.0
2x
133.33
130
60
80
100
120
140
160
180
200.0
200
220
240
266.66
260
266.66
CLKIN （兆赫）
内部时钟频率（MHz ）
核心时钟频率（MHz ）
图9. CLKIN ，内部总线和核心时钟比率
MCF5475集成的微处理器的电气特性，第3版
飞思卡尔半导体公司
11
