系统设计信息
21系统设计信息
本节提供了成功应用电气和热设计建议
MPC8347EA.
21.1
系统时钟
该MPC8347EA包括两个PLL 。
1.平台PLL （AV
DD
1
)
生成平台的时钟由外部提供的CLKIN
输入。使用平台PLL被选择的平台和CLKIN之间的频率比
比配置位中所描述
第19.1节， “系统PLL配置。 ”
2. e300内核PLL （ AV
DD
2
)
生成的内核时钟作为从机到平台的时钟。该
使用E300选择了e300内核的时钟和平台之间的时钟频率比
PLL比配置位中所描述
第19.2节， “核心PLL配置。 ”
21.2
PLL电源滤波
每个PLL通过独立的电源引脚获得电源（ AV
DD
1 ， AV
DD
2 ，分别） 。该AV
DD
水平应始终等于V
DD
，优选这些电压是直接从V衍生
DD
至A
低频滤波方案。
有许多方法可以可靠地将电力提供给所述的PLL ，但推荐的解决方法是
如图中提供了五个独立的滤波器电路
图41中，
一到每五个AV的
DD
销。
独立的过滤器，每一个PLL减小的机会，以使得噪声注入来自一个PLL的其他。
在PLL谐振频率范围中的电路的噪声滤波器从500千赫到10兆赫。应当建
用表面贴装用最小有效串联电感（ESL ）的电容器。一贯以
霍华德·约翰逊博士的建议
高速数字设计：黑魔法的手册
（ Prentice Hall出版，1993年） ，同值的多个小尺寸的电容器，建议在一个单一的大的值
电容。
以减少噪声耦合从附近的电路，每个电路应尽可能接近放置尽可能地
具体AV
DD
针供给。它应该是可能的路线直接从电容器到AV
DD
销，这是对包的周边，没有通孔的电感。
图41
给出了PLL电源滤波电路。
10
Ω
V
DD
2.2 F
2.2 F
低ESL表面贴装电容器
AV
DD
（或L2AV
DD
)
GND
图41. PLL电源滤波电路
MPC8347EA的PowerQUICC II Pro整合型主机处理器的硬件规格，第3版
飞思卡尔半导体公司
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