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DDR和DDR2 SDRAM
6.2.2
DDR和DDR2 SDRAM输出AC时序规范
表19. DDR和DDR2 SDRAM输出AC时序规范
在推荐的工作条件。
参数
MCK [n]的周期时间， MCK [N ] / MCK [n]的交叉
ADDR / CMD输出设置相对于MCK
333兆赫
266兆赫
200兆赫
ADDR / CMD相对于MCK输出保持
333兆赫
266兆赫
200兆赫
MCS [n]的输出设置相对于MCK
333兆赫
266兆赫
200兆赫
相对于MCK MCS [N ]输出保持
333兆赫
266兆赫
200兆赫
MCK为MDQS倾斜
MDQ // MDM输出设置相对于MDQS
333兆赫
266兆赫
200兆赫
MDQ //相对于MDQS MDM输出保持
333兆赫
266兆赫
200兆赫
符号
1
t
MCK
t
DDKHAS
民
6
最大
10
单位
ns
ns
笔记
2
3
2.1
2.5
3.5
t
DDKHAX
2.40
3.15
4.20
t
DDKHCS
2.40
3.15
4.20
t
DDKHCX
2.40
3.15
4.20
t
DDKHMH
t
DDKHDS ，
t
DDKLDS
800
900
1000
t
DDKHDX ，
t
DDKLDX
900
1100
1200
–0.6
—
—
—
ns
—
—
—
ns
—
—
—
ns
—
—
—
0.6
ns
ps
—
—
—
ps
—
—
—
5
4
5
3
3
3
MPC8313E的PowerQUICC
II Pro处理器硬件规格，第0版
飞思卡尔半导体公司
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