外部存储器扩展端口（端口A ）
2.5.2
信号
名字
D0–D7
外部数据总线
表2-6外部数据总线信号
TYPE
输入/
产量
国家在
RESET
三态
信号说明
数据总线D0 -D7
是高电平有效，双向输入/输出，提供
用于外部程序和数据存储器的双向数据总线的访问。 D0-D7是
在硬件复位三态，当DSP处于停止或等待低功耗
待机模式。
2.5.3
外部总线控制
表2-7外部总线控制信号
国家在
RESET
三态
信号名称
AA0–AA1/
TYPE
产量
信号说明
地址属性或行地址选通，当
定义为AA ，将这些信号
可以用作芯片选择或额外的地址线。当定义为
RAS
,
这些信号可以被用作
RAS
对于DRAM接口。这些信号是
三态输出，可编程极性。在这些信号三态
硬件复位，当DSP处于停止或等待低功率待机模式。
列地址Strobe-
CAS
所使用的DRAM低电平有效输出选通
列地址。在硬件复位和当该信号为三态
DSP处于停止或等待低功耗待机模式。
阅读Enable-
RD
是断言读取外置存储器中的一个低电平有效输出
在数据总线上。在硬件复位，这个信号被三态，当DSP
处于停止或等待低功耗待机模式。
写Enable-
WR
是断言低电平有效输出，写入外部
存储器的数据总线上。在硬件复位时，这个信号被三态
DSP处于停止或等待低功耗待机模式。
RAS0
–
RAS1
CAS
产量
三态
RD
产量
三态
WR
产量
三态
TA
输入
忽略输入
传输确认，如果
没有外部总线活动，则
TA
输入将被忽略。
该
TA
输入数据传输确认（ DTACK ）功能，可以扩展一个
外部总线周期无限期。任何数目的等待状态（1， 2， 。 .infinity ）可以是
添加到插入的BCR通过保持等待状态
TA
拉高。在典型的
操作时，
TA
置为无效，在一个总线周期的开始，被认定，以使
总线周期结束，并且下一个总线周期之前拉高。该
当前总线周期结束后的一个时钟周期
TA
是断言同步
内部系统时钟。等待状态的数目是由所确定的
TA
输入
或由总线控制寄存器（ BCR） ，以较长者为准。 BCR的可用于
设置等待状态中的外部总线周期的最小数目。
为了使用该时序校准功能， BCR的必须被编程到所述至少一个
等待状态。零等待状态访问不能被TA的无效延伸，
否则可能会导致操作不当。
TA
可以同步运行，或
异步，根据不同的TAS位的操作模式的设置
注册（ OMR ） 。
TA
功能可能不被使用而执行DRAM的类型的访问，否则
可能会导致操作不当。
DSP56364技术数据，版本4.1
飞思卡尔半导体公司
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