麦克雷尔
SY89536L
功能说明
在该SY89536L时钟合成器的核心是
精密PLL驱动差分或单端
参考输入。对于谁希望提供一个水晶的用户
输入时，请用SY89531L 。 PLL的输出被发送到
三家银行的输出。每家银行都有自己的编程
分频器和设计进行了优化，以提供
银行间极低的偏移，而且非常低的抖动。
PLL编程与操作
重要提示：如果内部VCO将被使用， VCO_SEL
必须
绑低， ExtVCO引脚可以留下
悬空。内部VCO范围为600MHz至
为1000MHz ，反馈比例是通过将MSEL可选
分频器控制（ M3 ： 0引脚）。反馈比可以
不改变芯片供电下来。 PLL输出
被送到三家银行的产出： A银行， B银行和银行
C.银行A和C各有两个差分LVPECL输出
对。 B组有九个差分HSTL输出对。
每家银行都有一个单独的分频电路，
可重新编程的飞行。该FSEL_x0 ： 2 （其中x
是A ， B或C ）引脚控制的分频值。该FSEL
除法器可以在比被编程为2 18，以及
银行A的输出， B和C后可以同步
通过脉冲OUT_SYNC针高LOW-编程
HIGH 。设置000 FSEL值是输出禁用
迫使Q输出为低电平， / Q输出是
HIGH 。这样做会降低功耗
每行大约5毫安。
要确定SY89536L遵循正确的设置
这些步骤：
1.请参阅
“建议选择的具体
客户应用程序“
部分常用的应用程序，
以及用于计算所述输出频率的公式。
2.确定所需的输出频率，如
66MHz.
3.选择14MHz的参考输入频率
和20MHz的。用户还可以选择一个更高的输入
频率，并使用PSEL预分频器，将其分频
在14MHz到20MHz范围内。在这个例子中，我们选择
18MHz的为参考输入频率。这导致
的18分之66投入/产出比。
4.参考
“意见鸿沟选择”
表和
“后分割频率选择”
表中找到MSEL值
和FSEL这样MSEL / FSEL等于相同一十八分之六十六
比。在这个例子中， MSEL的值= 44和FSEL = 12
工作。
5.确保REFCLK
÷
PSEL
×
MSEL之间
为600MHz和1000MHz的。
用户可根据需要尝试不同的REFCLK
输入频率，以满足这些要求。
330
0.2F
470pF
环
滤波器
环
参考
图1.外部环路滤波器连接
外部环路滤波器的注意事项
该SY89536L具有一个外部PLL环路滤波器，
允许用户定制PLL的行为，以它们的应用
和操作环境。我们建议使用陶瓷
电容器NPO或X7R电介质，因为他们有很
低等效串联电阻。对于需要应用
超低周期到周期抖动，使用中所示的部件
图1中的PLL的环路带宽的反馈函数
分频比，以及外部环路滤波器允许用户
弥补。例如， PLL的环路带宽可以
通过使用在环路滤波器的一个较小的电阻降低。
这导致较少的噪声从PLL输入，但可能
从VCO更多的噪声。请参阅
“交流电气
特色」
为目标PLL环路带宽。设计师
应注意保持对环路滤波器元件
电路板的同一侧，并尽可能靠近的
SY89536L的LOOP_REF和LOOP_FILTER引脚。为了保证
对环路滤波器最小噪声拾取，希望削减
离地平面的正下方的环路滤波器
元件焊盘与走线。然而，获得的利益不会
在所有的应用显著，一个必须小心
不改变相邻走线的特性阻抗。
电源滤波技术
正如任何高速集成电路，电源
过滤是很重要的。在最低限度，V
CC
A，V
CC
_Logic ，
和所有V
CCO
引脚应使用单独连接
经由电源平面，独立的旁路
电容应用于每个引脚。为了达到最佳
抖动性能，每个电源引脚应使用
该电路的单独实例。如图2所示。
9
