体系结构概述
2.1.3.1
晶型和电路
在主时钟模式下， TAS5036A可以从水晶派生MCLKOUT ，SCLK和LRCLK 。在这种情况下，
在TAS5036A使用并行模式基频晶体。该晶体连接在TAS5036A所示
图2-1 。
TAS5036A
OSC
万家乐
XO
C2
XI
C1
rd
AVSS
RD =驱动电平控制电阻器 - 水晶指定供应商
CL =晶体的负载电容（电路的晶体的两个端子之间的电容）
CL = （ C1
×
C2 ）/（ C1 + C2） + CS （在CS =局杂散电容
≈
3 pF的）
例如：供应商推荐的CL = 18 pF的， CS = 3 pF的
≥
C1 = C2 = 2
×
（ 18-3 ） = 30 pF的
图2-1 。晶振电路
2.1.4时钟从模式
在从机模式（ M_S = 0 ） ，主时钟， LRCLK和SCLK为输入到TAS5036A 。主
时钟是通过MCLK_IN端子提供。
由于在主模式下， TAS5036A器件的发展从内部锁相环内部定时
（PLL） 。参考时钟的锁相环是由输入到MCLK_IN终端提供。该输入是一个
频率的256倍（以四模式128）的输入数据速率。 SCLK频率是数据48或64次
采样率。该LRCLK的频率是数据采样速率。该TAS5036A不需要任何特定
SRCLK和MCLK_IN之间的相位关系，但必须有同步。该TAS5036A
监视MCLK ，SCLK和LRCLK之间的关系。在TAS5036A检测是否有任何的三个时钟的
不存在，如果LRCLK变化率超过10 MCLK周期，因为最后一个设备复位或时钟误差，或
如果MCLK频率为相对于该PLL频率明显改变。
当检测到一个时钟误差，则TAS5036A进行时钟误差管理序列。
时钟误差管理序列暂时中止处理，将PWM输出的硬
静音（ PWM_P输出为低电平; PWM_M输出为高电平，而所有有效信号是低电平） ，复位所有的内部
流程，设置卷静音，并暂停所有的I
2
C这样的操作。
当错误状态被纠正， TAS5036A通过进行局部退出时钟误差序列
重新初始化，悄无声息地重新启动PWM输出，并抬高音量开到规定的水平
音量控制寄存器。进行，在60毫秒的时间间隔该序列。该TAS5036A蜜饯
这是之前设置的时钟中断所有控制寄存器的设置。
如果在ERR_RCVRY端（低电平）时发生时钟错误， TAS5036A执行错误
管理序列到非静音序列。在这种情况下，容积保持在充分衰减以
PWM输出以50％的占空比。该卷可以从这个锁定静音状态被触发恢复
通过断言以及使用该终端解除静音或者通过时，系统控制一个静音/取消静音序列
寄存器0x01 D4 ，或单独通道静音注册D5 -D0 。
SLES061B - 2002年11月 - 修订2004年1月
TAS5036A
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