体系结构概述
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体系结构概述
该TAS5036A由六大功能要素：
时钟，PLL和串行数据接口（I
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S)
复位/关断电路
串行控制接口（I
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C)
信号处理单元
脉宽调制器（ PWM ）
电源
2.1
时钟和串行数据接口
该TAS5036A时钟和串行数据接口包括一个串行输入数据和从时钟的主/从
界面。该串行数据从接口接收来自数字源信息诸如DSP ，S / PDIF
接收器，模拟 - 数字转换器（ADC ） ，数字音频处理器（DAP） ，或其它串行总线主控制器。该
串行数据接口有三个串行数据输入，可以接受多达6个通道的数据，在数据采样率
32千赫， 44.1千赫， 48千赫， 88.2千赫， 96千赫， 176.4 kHz或192 kHz的。串行数据接口支持左
对齐和右对齐为16 ， 20和24位。此外，该串行数据接口支持在DSP的协议
对于16位和余
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的方案为24位。
该TAS5036A可以用作接收器或发生器的MCLK_IN （主时钟） ，SCLK （移位时钟） ，
和LRCLK （左/右时钟），用于控制数据的三个串行数据接口的流量信号。该
TAS5036A是一个主时钟时，它会产生这些时钟，是一个从时钟，当它接收到这些时钟。
该TAS5036A是依赖于主时钟同步电路提供参考时钟的所有
通过我的设备的操作和通信
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C.当作为从器件时，该参考时钟
MCLK_IN 。当作为一个主器件工作时，参考时钟是一个TTL时钟输入到XTAL_IN或一个晶体
附跨XTAL_IN和XTAL_OUT 。
时钟和串行数据接口有两个控制参数，数据的采样率和时钟主站或从站。
2.1.1正常速度，双速和四速选择
数据采样速率通过终端（ DBSPD ）或串行控制寄存器0（ 0×02 ）中选择。数据
采样率控制设置SCLK和LRCLK的时钟从模式和输出频率
SCLK和LRCLK在主时钟模式下频率。有三种数据传输速率：正常速度，双
速度，和四速。
正常速度模式支持32千赫， 44.1千赫和48千赫的数据传输速率。正常速度被支撑在
主从模式。双倍速模式被用来支持88.2 kHz和96 kHz的采样率。
双倍速度支持主从模式。四倍速模式被用来支持的采样率
176.4 kHz和192 kHz的。
在PWM放置在正常速度通过设置DBSPD终端低或通过设置正常模式位
在系统控制寄存器0（ 0×02 ），通过串行控制接口。在PWM被放置在双速
模式通过设置DBSPD终端高或通过设置在系统控制寄存器中的双速比特。
支持四倍速模式。在从模式下它是自动检测，并在主模式下，使用的是调用
I
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C串行控制接口。在从模式下，如果TAS5036A是不是在倍速模式下，四速模式
当MCLK_IN是128Fs被自动检测到。在主控模式下， PWM是摆在四速模式
通过设置在系统控制的四速位通过串行控制接口寄存器。
如果主时钟频率转换过程中表现良好（高或低时钟周期都没有少
比20 ns ），那么一个简单的速度选择通过设置DBSPD终端或串口简单地进行
控制寄存器。
当采样速率改变时， TAS5036A暂时中止处理，将PWM输出
在硬静音（ PWM P输出低电平; PWM M个输出高，所有有效信号低） ，复位所有的内部
流程，并暂停所有的I
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C这样的操作。在TAS5036A然后进行部分重新初始化并
悄无声息地重新启动PWM输出。该TAS5036A保留整个所有控制寄存器的设置
序列。如果需要的话，该采样速率的变化可以静音处于活动状态，以提供一个完全执行
沉默的过渡。这种控制序列的时序示于第4节。
SLES061B - 2002年11月 - 修订2004年1月
TAS5036A
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