ZL50019
增强型2 k数字开关，
地层4E DPLL
数据表
特点
2048通道x 2048路无阻塞数字
时分复用（ TDM ）交换为8.192
和16.384 Mbps或使用端口的组合
在2.048运行， 4.096 ， 8.192和16.384 Mbps的
32 TDM串行输入， 32个串行输出的TDM
流
集成数字锁相环（ DPLL ）
超过Telcordia的GR- 1244 -CORE阶层4E
特定网络阳离子
输出时钟具有小于1纳秒的抖动（除
为1.544 MHz的输出）
DPLL提供了保持，自由振荡和抖动
有四个独立的衰减特性
参考源输入
特殊的输入时钟周期周期变化
公差（ 20 ns的所有评分）
输出流可以配置为双
定向为连接到背板
V
DD_Core
V
DD_IO
V
DD_COREA
V
DD_IOA
2006年11月
订购信息
ZL50019GAC
256引脚PBGA
托盘
ZL50019QCC
256引脚LQFP
托盘
ZL50019QCG1 256引脚LQFP *托盘，烘烤&
DryPack
ZL50019GAG2
256引脚PBGA **托盘，烘烤&
DryPack
*无铅雾锡
**无铅锡/银/铜
-40 ° C至+ 85°C
每个流的输入和输出数据速率转换
选择在2.048 ， 4.096 ， 8.192和16.384 Mbps的。
输入和输出数据速率可以是不同的
每流高阻抗输出控制
（ STOHZ ）为16的输出流
每流输入比特延迟灵活的取样
点选择
每流输出位和小数位
进步
V
SS
RESET
ODE
的STi [31 ：0]的
FPI
长江基建
MODE_4M0
MODE_4M1
REF0
REF1
REF2
REF3
REF_FAIL0
REF_FAIL1
REF_FAIL2
REF_FAIL3
S / P转换器
数据存储器
P / S转换器
STIO [31 ：0]的
输入时序
连接内存
输出成为HiZ
控制
STOHZ [15 ：0]的
DPLL
输出时序
FPO [3 ：0]的
CKO [5：0 ]
FPo_OFF [2 ：0]的
Osc_En
OSC
内部寄存器&
微处理器接口
测试端口
TDI
OSCO
DS_RD
R / W_WR
图1 - ZL50019功能框图
卓联半导体公司美国专利号5602884 ，英国专利号0772912 ，
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2004-2006 ，卓联半导体公司保留所有权利。
MOT_INTEL
DTA_RDY
D[15:0]
A[13:0]
OSCI
TRST
TMS
TCK
TDO
IRQ
CS
