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CYV15G0404RB
引脚德网络nitions
CYV15G0404RB四路的HOTLink II反序列化时钟恢复器
名字
RXDA [9：0 ]
RXDB [9：0 ]
RXDC [9：0 ]
RXDD [9：0 ]
IO特性
LVTTL输出，
同步到
RXCLK ±输出
信号说明
并行数据输出。
RXDx [9：0 ]的并行数据输出变化相对于
接收接口的时钟。如果RXCLKx ±是一个全速率时钟时， RXCLKx ±时钟输出
是在字符速率操作互补的时钟。该RXDx [9：0 ]输出
为相关的接收信道遵循RXCLKx +或所述的上升沿
下降RXCLKx-的边缘。如果RXCLKx ±是一个半速率时钟时， RXCLKx ±时钟
输出是在一半的字符速率操作互补的时钟。该
RXDx [9：0 ]输出为相关的接收信道遵循两个下降沿和
上升相关RXCLKx ±时钟输出的边缘。
当BIST是在接收信道使能， RXDx [1：0 ]和BISTSTx
输出呈现BIST状态。看
表5 ，在“接收BIST状态位， ”
第17页
每个状态的BIST状态机报告。另外，虽然BIST是
启用时，忽略RXDx [9 ： 2 ]的输出。
BISTSTA
BISTSTB
BISTSTC
BISTSTD
REPDOA
REPDOB
REPDOC
REPDOD
TRGCLKA ±
TRGCLKB ±
TRGCLKC ±
TRGCLKD ±
LVTTL输出，
同步到
RXCLKx ↑输出
异步
时钟恢复器输出
通道
启用/禁用
BIST状态输出。
当RXBISTx [1：0 ] = 10， BISTSTx （连同RXDx [1 ：0]）
显示所述BIST接收的状态。看
表5 ， “接收BIST状态位， ”
第17页
用于BISTSTx和RXDx的每一种组合的BIST状态[1：0 ] 。
当RXBISTx [1：0 ]
≠
10 ，忽略BISTSTx 。
时钟恢复器断电状态输出。
REPDOx置为高电平时，
相关通道的时钟恢复器输出逻辑关机。发生这种情况时
禁用ROE2x和ROE1x通过设置ROE2x = 0和ROE1x = 0 。
接收路径的数据和状态信号
接收通道时钟信号
差分LVPECL或
CDR PLL时钟培训。
的鉴频器（范围控制器）
单端
相关接收PLL使用TRGCLKx ±时钟输入作为参考源
LVTTL输入时钟
降低PLL的采集时间。
在有效的串行数据的存在，对所恢复的时钟输出的接收的CDR
PLL（ RXCLKx ± ）与TRGCLKx ±任何频率或相位关系。
当一个单端LVCMOS或LVTTL时钟源驱动时钟，连接
时钟源无论是真或补充TRGCLKx输入，并留下
备用TRGCLKx输入开路（浮动） 。当LVPECL时钟源驱动器
它的时钟必须是一个差分时钟，使用两个输入端。
RXCLKA-
RXCLKB-
RXCLKC-
RXCLKD-
RECLKOA
RECLKOB
RECLKOC
RECLKOD
LVTTL输出时钟
接收时钟输出。
RXCLKx ±是接收接口的时钟控制
该RXDx的定时[9：0 ]的并行输出。这些真实的补钟
数据输出传输控制时序。这些时钟输出连续在任
半字率（1/20串行比特率）或字符率（1/10串行
数据的比特率）被接收，如选择RXRATEx 。
时钟恢复时钟输出。
相关的时钟恢复器输出PLL合成的
RECLKOx输出时钟，其操作同步到内部回收
性格时钟。 RECLKOx工作在任一频率相同RXCLKx ±
（ RXRATEx = 0），或在± RXCLKx的频率的两倍（ RXRATEx = 1）。该
时钟恢复时钟输出没有固定的相位关系RXCLKx ± 。
异步器件复位。
复位初始化所有的状态机，计数器，
和配置锁存器中的装置，以一个已知的状态。 RESET必须置低
为最小脉冲宽度。当复位被删除，所有的状态机，
柜台和配置锁存器处于初始状态。根据在JTAG
规格，设备复位不能复位JTAG控制器。因此，该
JTAG控制器必须单独复位。请参阅
“ JTAG支持”第17页
该方法以重置JTAG状态机。看
表3 ， “器件配置
理性与控制锁存描述， “第14页
为的初始化值
设备配置锁定。
LVTTL输出
设备控制信号
RESET
LVTTL输入，
异步，
内部上拉
文件编号： 38-02102牧师* C
第8页27
[+ ]反馈
