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CYV15G0404RB
工作在或接近输入的数据流的速率
两种主要情况:
在一段时间后输入的数据流中恢复时
它被“失踪”。
当输入的数据流不在可接受的
信令速率范围。
为了执行这个功能,周期性地比较的频率
该RXPLL VCO的TRGCLKx的频率±输入。如果
压控振荡器是在运行频率超过± 1500ppm的
[21]
as
由TRGCLKx ±频率定义的,它周期性地强制
到正确的频率(如通过TRGCLKx ± , SPDSELx定义
和TRGRATEx ) ,然后被释放,以试图锁定到
输入数据流。
计算采样和重新锁定的范围控制的时期
如下: RANGE_CONTROL_SAMPLING_PERIOD =
(已恢复字节时钟周期) * ( 4096 ) 。
在该范围控制强制RXPLL VCO的时间
跟踪TRGCLKx ±时, LFIx输出为低电平。经过
有效的串行数据流被施加,则可能需要一
PLL前范围控制采样周期
锁定到输入数据流,在此之后LFIx为HIGH 。
表2
列出了操作串口信号传输速率,并允许
TRGCLK范围±频率。
表2.运行速度设置
SPDSELx
MID (开放)
TRGRATEx
1
0
1
0
1
0
接收通道启用
该CYV15G0404RB包含四个接收通道,它
可以独立启用和禁用。每个通道都
启用或通过RXPLLPDx输入分别被禁用
锁存器的设备配置界面进行控制。
RXPLLPDx锁存= 0禁用相关的PLL和模拟
电路中的信道的。任何残疾人通道指示
在LFIx输出恒定的链路故障情况。 RXPLLPDx =
1,启用相关的PLL和接收信道接收
一个串行数据流。
当禁用接收通道重新启用时,
相关LFIx输出和数据的并行的状态
相关通道的输出可能是不确定的
到2毫秒。
时钟/数据恢复
在每一个单独的CDR模块接收通道执行
一个位速率时钟的每个比特的提取和回收
接收到的串行数据流。一个集成的锁相环跟踪
的转换,在输入位流中的频率和
对齐的内部比特率时钟的中的过渡阶段
TRGCLKx ±
频率
(兆赫)
版权所有
19.5–40
20–40
40–80
40–75
80–150
800–1500
400–800
信号
速率(Mbps )
195–400
所选择的串行数据流中进行时钟提取
功能。
每个CDR接受字符的速率(比特率÷ 10)或
半字速率(比特率÷ 20)从训练时钟
相关TRGCLKx ±输入。这TRGCLKx ±输入用于
确保VCO ( CDR的范围内)运行在
正确的频率(而不是比特率的高次谐波)
减少PLL获取时间
CDR的VCO时的极限解锁的频率偏移
没有输入数据存在于所选择的串行线路
接收器。
不管信号存在的类型的, CDR的尝试
从中恢复数据流。如果其中的信令速率
恢复的数据流是由所述范围设定的范围外
控制显示器, CDR跟踪TRGCLKx ±的,而不是
数据流。 ( RXCLK ± )频率一旦CDR输出
返回接近TRGCLKx ±频率, CDR输入
切换到输入数据流。如果没有数据存在于
所选线路接收器,这种转换行为可能会导致
简要RXCLK ±从TRGCLKx ±频率偏移。
然而, LFIx输出表示输入数据的有效性
流。 TRGCLKx ±的频率必须在± 1500
PPM
[21]
时钟的驱动基准频率的
的时钟输入端
远程
发送器,以确保锁定到
输入的数据流。这个大ppm的宽容使
CDR PLL可靠地接收到1.485或1.485 / 1.001 Gbps的
具有恒定TRGCLK SMPTE HD-SDI的数据流
频率。
对于使用多个或冗余连接系统,请使用
LFIx输出选择一个备用数据流。当
设备检测到LFIx指示,外部逻辑切换
选择相关的INx1 ±和INx2 ±输入过的
相关INSELx输入。当一个端口交换机发生时,
接收PLL为该信道重新获取新的串行数据流。
时钟恢复器
每个接收通道上执行的一个时钟恢复功能
输入的串行数据。要做到这一点,时钟和数据恢复
PLL的第一恢复从数据时钟。所恢复的时钟
重新定时的数据,然后将其传递到输出寄存器。这也
通过从所述接收PLL来恢复的字符时钟
该时钟恢复PLL的输出,产生位时钟
钟表的重定时数据到输出寄存器。此数据
流然后通过差分串行传输
输出。
时钟恢复器串行输出驱动器
串行输出接口驱动程序使用差分电流
模式逻辑( CML)驱动器,提供源相匹配的驱动程序
为50Ω的传输线。这些驱动程序接收来自数据
时钟恢复器输出寄存器的时钟恢复器通道。这些
司机信号摆幅相当于标准的PECL
驱动程序,可以驱动AC耦合光模块或反
任务线。
时钟恢复器输出通道启用
每个驱动器可以启用或经由单独禁用
设备配置界面。
当驱动程序使用的配置界面关闭,它
内部的权力,以降低设备功耗。如果两个
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