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MB93461
该LSI输出DCLK被提供给SDRAM作为一个时钟。 PLL内置于该LSI 。调整阶段
DCLK ，使SDRAM的CLK引脚和本LSI内部的相位可能是几乎相等的。因此，
在连接时，调整从DCLK的反馈路径DCLKFB的延迟时间，从而使相位
时钟输入到DCLKFB这是反馈信号，以PLL和时钟（波形的相位的
在DCLK ）输入到SDRAM的CLK接收边缘可能是几乎相等的。
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