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Platform Flash在系统可编程配置PROM
XCFxxP引脚排列和引脚说明
表12
提供的引脚名称和描述XCFxxP 48引脚VO48 / VOG48和48引脚FS48 / FSG48列表
包。
表12：
XCFxxP引脚名称和描述
边界
扫描
订单
28
D0
27
26
D1
25
24
D2
23
22
D3
21
20
D4
19
18
D5
17
16
D6
15
14
D7
13
OUTPUT ENABLE
配置时钟输入。内部可编程控制
内部振荡器和CLK输入的位选择
引脚作为时钟源来控制配置顺序。
在CLK输入的每个上升沿递增内部
地址计数器如果CLK输入选择， CE为低，
OE / RESET为高， BUSY为低（仅适用于并行模式） ，并
CF是高。
输出使能/复位（漏极开路I / O） 。
当低，该输入装地址计数器复位，并且
DATA和CLKOUT的输出被放置在高阻抗
状态。这是一个双向的漏极开路引脚保持为低
而PROM的复位。极性是不可编程的。
芯片使能输入。当CE为高，设备投入
低功耗待机模式时，地址计数器复位，
在DATA和CLKOUT输出被放置在一个
高阻抗状态。
配置脉冲（漏极开路I / O） 。作为输出时，此引脚
允许JTAG CONFIG指令来启动FPGA
配置，而在FPGA断电。这是一
这是脉冲低的JTAG CONFIG漏极开路信号
命令。作为输入， CF上的上升沿，电流
的设计修改的选择被采样及内部地址
计数器被重置为起始地址选中的版本。
如果未使用，则CF引脚应使用外部被拉出高
4.7KΩ的上拉至V
CCO
.
www.xilinx.com
OUTPUT ENABLE
数据输出
48
A6
OUTPUT ENABLE
数据输出
47
A5
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
数据输出
D0是数据输出引脚提供用于配置数据
FPGA串行模式。
D0-D7是数据输出引脚以提供并行数据。
在SelectMap （并行）模式配置Xilinx的FPGA 。
ISPEN在D0的输出被设定为高阻抗状态
（如果没有夹紧） 。
向D1 D7输出期间设定为高阻抗状态
ISPEN （当不夹持） ，并且在选择串行模式
进行配置。在D1 - D7引脚可以悬空
PROM时采用的是串行模式。
32
E5
OUTPUT ENABLE
数据输出
29
H5
引脚名称
边界
扫描
功能
数据输出
引脚说明
48-pin
TSOP
(VO48/
VOG48)
28
48-pin
TFBGA
(FS48/
FSG48)
H6
33
D5
43
C5
44
B5
CLK
01
DATA IN
12
B3
04
OE /复位
03
02
DATA IN
数据输出
OUTPUT ENABLE
11
A3
CE
00
DATA IN
13
B4
11
10
DATA IN
数据输出
CF
6
D1
09
OUTPUT ENABLE
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
35
