R
Platform Flash在系统可编程配置PROM
AC特性在工作条件级联时
OE /复位
CE
CLK
CLKOUT
（可选）
数据
最后一位
T
CDF
T
CODF
T
OCE
T
OOE
第一位
T
玉珠
T
COCE
首席执行官
ds123_23_102203
XCF01S ， XCF02S ，
XCF04S
符号
T
CDF
XCF08P ， XCF16P ，
XCF32P
民
-
-
-
-
-
-
-
-
-
-
-
-
描述
CLK输出浮动延迟
(2,3)
当V
CCO
= 2.5V或3.3V
CLK输出浮动延迟
(2,3)
当V
CCO
= 1.8V
民
-
-
-
-
-
-
-
-
-
-
-
-
最大
25
35
20
35
20
35
20
35
-
-
-
-
最大
20
20
20
20
80
80
80
80
20
20
25
25
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
玉珠
CLK首席执行官延迟
(3,5)
当V
CCO
= 2.5V或3.3V
CLK首席执行官延迟
(3,5)
当V
CCO
= 1.8V
行政长官CEO延迟
(3,6)
当V
CCO
= 2.5V或3.3V
行政长官CEO延迟
(3,6)
当V
CCO
= 1.8V
OE / RESET首席执行官延迟
(3)
当V
CCO
= 2.5V或3.3V
OE / RESET首席执行官延迟
(3)
当V
CCO
= 1.8V
CLKOUT首席执行官延迟当V
CCO
= 2.5V或3.3V
CLKOUT首席执行官延迟当V
CCO
= 1.8V
CLKOUT输出浮动延迟
当V
CCO
= 2.5V或3.3V
CLKOUT输出浮动延迟当V
CCO
= 1.8V
T
OCE
T
OOE
T
COCE
T
CODF
注意事项：
1. AC测试负载= 50 pF适用于XCF01S / XCF02S / XCF04S ; 30 pF对于XCF08P / XCF16P / XCF32P 。
2.浮法延迟测量采用5 pF交流负载。转变是从稳态活性水平的测量± 200 mV的。
3.通过设计保证，未经测试。
4.所有AC参数测量V
IL
= 0.0V和V
IH
= 3.0V.
5.对于级联的PROM ，如果FPGA的两用配置数据引脚设置为持续的配置引脚，最小周期增加
基础上， CLK为CEO和CE数据传输延迟：
- T
CYC
最小 - 吨
玉珠
+ T
CE
+ FPGA的数据建立时间。
- T
CAC
最大= T
玉珠
+ T
CE
6.对于级联的PROM ，如果FPGA的两用配置数据引脚成为通用I /配置后O引脚;以允许禁止向
传播到级联PROM和避免争用下面的配置数据线，最小周期是基于增加
行政长官CEO和CE数据传输延迟：
- T
CYC
最小 - 吨
OCE
+ T
CE
- T
CAC
最大= T
玉珠
+ T
CE
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
www.xilinx.com
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