C164CM
C164SM
由于这种适应于输入时钟的频率
f
中央处理器
在不断调整，
它被锁定到
f
OSC
。轻微的偏差导致的抖动
f
中央处理器
这也影响了
持续时间个体TCLs的。
因此，引用TCLs的交流特性列出的时间表必须是
使用能够根据各自的情况下的最小的TCL来计算。
对于TCL的实际最小值取决于PLL的抖动。由于PLL是
不断调整其输出频率，使得它对应于输入电压的频率
（晶体或振荡器）为一个以上的TCL周期的相对偏差低于
对于一个单独的TCL （见公式和
图12）。
一段
N
×
TCL的最小值是使用相应的计算
偏差D
N
:
(
N
×
TCL ）
民
=
N
×
TCL
喃
- D
N
; D
N
[ NS ] =
±(13.3
+
N
×
6.3)/
f
中央处理器
[兆赫]
哪里
N
=连续TCLs和1号
≤
N
≤
40.
所以，为期3 TCLs @ 25兆赫（即
N
= 3): D
3
= (13.3 +
3
×
6.3 ） / 25 = 1.288纳秒，
和（ 3TCL ）
民
= 3TCL
喃
- 1.288纳秒= 58.7纳秒（ @
f
中央处理器
= 25兆赫） 。
这对于使用等待状态，并如总线周期尤为重要供的操作
定时器，串行接口等。对于所有慢速操作或较长周期（如脉冲序列
产生或测量，较低波特率等）所造成的锁相环的抖动偏差
是neglectible 。
注：对于所有的时间超过40 TCL不再是N = 40的值，可以使用（见
图12）。
马克斯。抖动
D
N
ns
±30
±26.5
这个近似式是有效的
1 <
N
< 40和10兆赫<
f
中央处理器
< 25兆赫。
– –
–
–
10兆赫
±20
16兆赫
20兆赫
25 MHZ
±10
±1
1
10
20
30
40
N
MCD04455
图12
数据表
近似的最大累积PLL抖动
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V1.0, 2001-05
