C164CM
C164SM
P0.15-13 （ P0H.7-5 ） 。寄存器RP0H可以从寄存器中的上半部分被加载
在软件控制下RSTCON 。
表11
关联这三个比特的组合与相应的时钟
生成模式。
表11
C164CM时钟发生器模式
外部时钟
输入范围
2)
2.5至6.25兆赫
3.33至8.33兆赫
5 12.5兆赫
25兆赫
1至25兆赫
6.66至16.66兆赫
2至50兆赫
4到10 MHz
笔记
默认配置
–
–
–
直接驱动
3)
–
通过预分频器CPU时钟
–
CLKCFG
1)
CPU频率
(RP0H.7-5)
f
中央处理器
=
f
OSC
×
F
f
OSC
×
4
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
1)
2)
3)
f
OSC
×
3
f
OSC
×
2
f
OSC
×
5
f
OSC
×
1
f
OSC
×
1.5
f
OSC
/ 2
f
OSC
×
2.5
请注意，销P0.15 （相当于RP0H.7 ）反相，在仿真模式中，因而也在EHM 。
外部时钟输入范围是指10 ... 25 MHz的CPU时钟范围。
的最大频率取决于外部时钟信号的占空比。
预分频操作
当配置预分频操作（ CLKCFG = 001
B
） CPU时钟源自
内部振荡器（输入时钟信号），通过一个2：1的预分频器。
的频率
f
中央处理器
是频率的一半
f
OSC
与高和低的时间
f
中央处理器
（即
个体的TCL ）的持续时间是由输入时钟的周期定义
f
OSC
.
引用TCLs因此在AC特性中列出的时序可以
使用的期间计算
f
OSC
对于任何TCL 。
锁相环
当被配置PLL操作（通过CLKCFG ）芯片上的锁相环是
启用并为CPU时钟（见
表11）。
PLL倍频输入
频率由该因子
F
其经由销P0.15-13的组合选择（即
f
中央处理器
=
f
OSC
×
F).
每
F'th
过渡
f
OSC
PLL电路同步的CPU
时钟的输入时钟。这种同步是平稳进行，即CPU的时钟
频率不会发生突然的变化。
数据表
49
V1.0, 2001-05
