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TLV2544Q ， TLV2548Q ， TLV2548M
3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗
串行模拟数字转换器具有自功率谱-DOWN
SGLS119C - 2002年2月 - 修订2002年10月
扩展采样
CSTART - 异步（在SCLK ）信号，通过专用硬件引脚， CSTART ，可以按顺序使用
有总控制采样周期的和一个转换开始。这个扩展的采样是用户定义
并且是完全独立SCLK的。当CS为高电平时， CSTART的下降沿采样的开始
周期和由CSTART的低时间控制。最小低时间CSTART应至少等于
到最小吨
（样本）
。在模式01 （重复播放）使用一个选择周期， CSTART能够尽快启动
作为信道选择（第五个SCLK之后）。在这种情况下，将采样周期未启动，直到CS具有
变为无效。因此，非重叠CSTART低电平时间必须满足最小采样时间
要求。 CSTART的由低到高的跳变终止的采样周期，并开始转换
期。转换的时钟，也可以配置为使用内部振荡器或外部SCLK 。此功能
对于那些需要一个应用程序有用的：
D
D
使用一个扩展的采样周期，以适应不同的输入源阻抗
更快的I / O时钟上的串行端口，但没有足够的采样时间使用可由于固定
个SCLK的数目。这可能是由于高的输入源阻抗或者是由于较高的MUX ON电阻
在较低的电源电压。
一旦转换完成时，处理器可以通过使用所述读FIFO的命令启动一个读周期
读取转换结果，或者通过简单地选择下一个信道号进行转换。由于该装置
具有有效的转换结果在输出缓冲器，转换结果被简单地提出了在串行数据
输出。为了彻底走出扩展采样模式， CS必须从切换两次高到低
过渡而CSTART高。上面提到的读取周期之后的另一种结构的周期
ADC的限定此条件和将成功将ADC回到其正常的采样模式。这可以
在图9中可以看到。
表3.采样和转换条件
条件
样品
没有取样时钟（SCLK）必需的。
采样
周期由CSTART的低电平时间完全控制。
CSTART的高到低的转换（当CS = 1 ）
启动模拟输入信号的采样。低
CSTART的时间决定了采样周期。该
CSTART低到高的跳变结束采样
周期和开始转换周期。 （注：此
当选择内部参考的触发只能
用于转换模式01 ，10，和11 ）
SCLK是必需的。
采样周期是可编程
在正常采样。当编程来样
在很短的采样， 12个SCLK产生
完整的采样周期。产生24个SCLK
当编程为长采样。一个命令集
配置设备需要4个SCLK从而EX-
分别前转换趋向于16或28个SCLK
CONVER
西昂发生。 （注：由于ADC只
绕过一个有效的通道选择命令，用户
可以使用
选择通道0 ， 0000B ，
作为SDI输入
时任政务司司长或财政司司长作为触发转换。
ADC的响应，如SW加电命令
下来， 1000B ）。
兑换
CSTART
CS = 1
CS
CSTART = 1
FS = 1
1）如果内部时钟OSC被选择至少3兆赫
（相当于4.6
s
转换速度）可
实现的。
2）如果外部SCLK被选择时，转换时间为
TCONV = 14
×
DIV /女（SCLK ），其中格可以是1，2，
或4 。
FS
CSTART = 1
CS = 0
8
邮政信箱655303
达拉斯，德克萨斯州75265
