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TLV2544Q ， TLV2548Q ， TLV2548M
3 V至5.5 V ，12位， 200 KSPS ，4 / 8通道，低功耗
串行模拟数字转换器具有自功率谱-DOWN
SGLS119C - 2002年2月 - 修订2002年10月
终端功能
终奌站
名字
A0
A1
A2
A3
A0
A1
A2
A3
A4
A5
A6
A7
号
TLV2544
6
7
8
9
TLV2548
6
7
8
9
10
11
12
13
20
I
模拟信号输入。模拟输入被加到这些端子，并且在内部
复用。驱动源阻抗应小于或等于1千欧。
对于源阻抗大于1 kΩ的，使用异步转换启动信号CSTART
（ CSTART低电平时间控制采样周期）或程序较长采样周期增加
采样时间。
I / O
描述
CS
16
I
片选。在CS输入高电平到低电平的跳变复位内部4位计数器，使SDI ，
并删除最大设定时间内从三态SDO 。 SDI是一个建立时间内禁用
后的4位计数器计数到16（时钟沿）或由低到高的CS的过渡为准
首先发生。
注： CS上升沿和下降沿必须发生在SCLK为低的微处理器接口
如SPI 。
此终端控制从所选多路复用信道的模拟输入的采样的开始。
采样时间开始CSTART的下降沿，并与CSTART作为上升沿结束
只要CS保持高电平。在模式01中，选择循环， CSTART能够尽快CHANNEL发行
选择意味着选择周期内的第五个SCLK ，但有效的采样时间是
没有开始，直到CS变为高。 CSTART的上升沿（当CS = 1 ），也开始了
转换。配合这个终端VCC如果不使用。
转换结束或中断主处理器。
[编程为EOC ] ：这个输出会从高至低逻辑电平的底
采样周期并保持低电平直到转换完成和数据准备转移。
EOC采用的是转换模式仅00 。
[编程为INT] ：此引脚也可被编程为一个中断输出信号到主机
处理器。 INT的下降沿表示数据已准备好输出。下面↓ CS或FS
清除INT 。
CSTART
10
14
I
EOC / （ INT ）
4
4
O
FS
13
17
I
DSP帧同步输入。指示或缩小该装置的串行数据帧的开始的。如果FS
仍然很低CS下降沿后， SDI未启用，直到FS主动提出。一
在FS输入高电平到低电平的跳变复位内部4位计数器，使SDI内
最大安装时间。 SDI是一个建立时间内禁用后4位计数器计数到16 （时钟
边）或由低到高的CS过渡先发生者为准。
配合这个终端VCC如果不使用。注：当前的硅发生反应， FS输入，不论
CS信号的状态。
GND
PWDN
SCLK
11
12
3
15
16
3
I
I
I
接地回路的内部电路。除非另有说明，所有的电压测量值相
对于GND 。
模拟和参考电路断电时，该引脚为逻辑0 。该设备可以
主动CS， FS或CSTART重新启动后，该引脚被拉回逻辑之一。
输入串行时钟。这个终端装置接收来自主处理器的串行SCLK 。 SCLK用于
时钟输入的SDI到输入寄存器。当编程时，它也可以被用来作为源
转换时钟。
注：该设备支持CPOL （时钟极性） = 0，这是SCLK怠速时返回到零
对于SPI兼容接口。
串行数据输入。输入数据被呈现的MSB （ D15 ）的第一。第4位的最高位，
D（ 15-12 ）被解码为16命令中的一个（12只用于TLV2544 ） 。配置写
命令要求一个额外的12位数据。
当FS的不使用（FS = 1 ）时，第一MSB（ D15 ）是CS的下降沿之后，预期和是
在SCLK的上升沿（ CS ↓后）锁存。
当FS时（典型的有来自DSP的积极FS ）的第一个MSB （ D15 ）后，预计
FS下降的边缘，在SCLK的下降沿锁存。
SDI
2
2
I
邮政信箱655303
达拉斯，德克萨斯州75265
3
