AMD
超前信息
CNTL1–CNTL0
CPU控制
（输入，同步，内部上拉电阻）
这些输入指定处理器模式：负载测试
指令，步骤，暂停，或正常。
GACK
外部存储器格兰特确认
（输出同步）
此信号表示，它有一个外部设备
被授予访问处理器的ROM或
DRAM中，而该装置应提供一个地址。
该处理器可以被放置到一个从站的配置
允许主处理器的跟踪。在这种组态
配给， GACK用于指示处理器用户喉─
在以前的处理器周期举行行。
DACKD - DACKA
DMA通过一个确认
（输出同步）
这些信号确认在外部传输
DMA通道。 DMA确认不德迪
cated到一个特定的DMA信道，每个信道光谱
ifies哪个应答线，如果有的话，则使用。只有一个
在一个时间通道可以使用DACKD ， DACKC ，
DACKB ，或DACKA ，和相同的信道使用了重
spective DREQD - DREQA信号传输请求。
DMA传输可以发生，并从内部peripher-
ALS独立这些确认的。该
DACKD和DACKC信号的支持
Am29240只有Am29243微控制器。
GREQ
外部存储器格兰特请求
（输入，同步，上拉电阻）
这个信号被用于通过一个外部设备以请求
访问处理器的ROM或DRAM 。执行
这个访问，外部设备提供一个地址
ROM控制器或DRAM控制器。
为了支持硬件开发系统， GREQ
应该要么拉高或者保持在高阻抗
在处理器复位状态。
DREQD - DREQA
通过DMA请求
（输入，异步，上拉电阻）
这些输入要求在DMA外部传输
通道。 DMA请求不是专用于特定
通道每个通道指定了请求行，如果
有的话，它是利用。只有一次在一个信道可以使用任一
DREQD ， DREQC ， DREQB ，或DREQA 。这AC-通道
知识使用各自DACKD-转印
DACKA信号。这些请求都是单独编程
梅布尔是两种电平还是边沿敏感的任一宝
larity水平或边缘。 DMA传输可以发生和
从这些独立的请求内部外设。
DMA请求/应答对DREQA / DACKA
和DREQB / DACKB对应Am29200微
控制信号DREQ0 / DACK0和DREQ1 / DACK1 ，
分别。该引脚布局反映了这一correspon-
置信，和一个处理器复位致力于这些请求/
确认对给DMA通道0和1，
分别。这允许向后兼容向上
等级到Am29200微控制器。该DREQD和
DREQC信号的Am29240和支持
Am29243微控制器只。
ID31–ID0
指令/数据总线（双向同步）
指令/数据总线（ ID总线）传输指令
到，和数据和从所述处理器。
IDP3–IDP0
指令/数据校验
（双向同步）
如果奇偶校验是通过的四氯乙烯位启用
DRAM控制寄存器， IDP3 - IDP0是奇偶校验位
DRAM在ID总线访问。 IDP3是奇偶
位ID31 - ID24 ， IDP2是奇偶校验位ID23 - ID16 ，
等等。如果奇偶校验被启用时，处理器驱动器
IDP3 - IDP0与DRAM期间有效奇偶校验写入，和
预计， IDP3 - IDP0期间进行驱动有效奇偶校验
DRAM读取。这些信号上的支持
Am29243微控制器只。
INCLK
输入时钟（输入）
这是一个振荡器输入在系统运行两次
频率。所述处理器操作以在系统
工作频率，或者在INCLK频率，如CON-
由配置寄存器的TBO位控制。该
处理器可以在INCLK频率仅当操作
MEMCLK是输出。
DSRA
数据集就绪，端口A （输出同步）
这表明该串口已准备好主机
发送或接收串口数据A.
DTRA
数据终端就绪，端口A
（输入，异步）
这说明该主机已经准备好了处理器
发送或接收串口数据A.
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INTR3–INTR0
中断请求3-0
（输入，同步，内部上拉电阻）
这些输入产生优先级中断请求。
引起INTR0中断的优先级最高，
Am29240微控制器系列
