表2.功能表
控制
REF_CLK_SEL
REF_SEL
PLL_BYPASS
REF_33MHz
MR
默认
0
0
0
0
1
0
CLK
CLK或PCLK
正常
选择25 MHz参考
RESET
1
PCLK
XTAL
绕行
选择33 MHz参考
正常
CLK_A ， CLK_B和RIO_C控制输出频率。看
表3
和
表4
具体的设备配置
表3.输出配置（银行& B）
CLK_X [0： 5]
(1)
111111
111100
101000
011110
010100
001111
001100
001010
001001
001000
000111
000110
000101
000100
CLK_x[0]
（MSB）
1
1
1
0
0
0
0
0
0
0
0
0
0
0
CLK_x[1]
1
1
0
1
1
0
0
0
0
0
0
0
0
0
CLK_x[2]
1
1
1
1
0
1
1
1
1
1
0
0
0
0
CLK_x[3]
1
1
0
1
1
1
1
0
0
0
1
1
1
1
CLK_x[4]
1
0
0
1
0
1
0
1
0
0
1
1
0
0
CLK_x[5]
（ LSB ）
1
0
0
0
0
1
0
0
1
0
1
0
1
0
N
126
120
80
60
40
30
24
20
18
16
15
12
10
8
(2)
频率
（兆赫）
15.87
16.67
25.00
33.33
50.00
66.67
83.33
100.00
111.11
125.00
133.33
166.67
200.00
250
1. PowerPC的位序（位0 = MSB ，第5位= LSB ）
对于N 2的最小值
表4.输出配置（银行C）
RIO_C [0：1 ]
00
01
10
11
频率（MHz）
50 （测试输出）
125
250
500
MPC9850
高级时钟驱动器设备
飞思卡尔半导体公司
3
