CLK
PCLK
PCLK
REF_CLK_SEL
XTAL_IN
XTAL_OUT
REF_SEL
0
1
0
1
REF
PLL
2000兆赫
OSC
1
÷N
0
QA1
QA2
QA3
÷N
QB0
QB1
QB2
QB3
÷4,
8, 16, 40
QA0
PLL_BYPASS
REF_33MHz
CLK_A [0： 5]
CLK_B [0： 5]
RIO_C [0：1 ]
MR
QC0
QC0
QC1
QC1
REF_OUT
表1.引脚配置
针
CLK
PCLK ， PCLK
I / O
输入
输入
TYPE
LVCMOS
LVPECL
LVCMOS
LVCMOS
LVDS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
图1. MPC9850逻辑图
功能
PLL参考时钟输入（下拉）
PLL参考时钟输入（ PCLK - 下拉， PCLK - 拉和
下拉）
银行A输出
B组输出
C银行输出
参考输出（ 25 MHz或33 MHz的）
晶体振荡器输入引脚
晶体振荡器输出引脚
CLK和PCLK输入之间进行选择（下拉）
选择33 MHz输入（下拉）
主复位（上拉）
选择PLL或静态测试模式（下拉）
银行配置的时钟输出频率（上拉）
配置B银行的时钟输出频率（拉）
配置C银行的时钟输出频率（下拉）
3.3 V电源
模拟电源
电源输出为A银行
供应输出B银行
电源输出为C银行
地
供应
V
DD
V
DD
V
DDOA
V
DDOB
V
DDOC
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
高
高
高
低
高
高
高
主动/状态
QA0 ， QA1 ， QA2 ， QA3输出
QB0 ， QB1 ， QB2 ， QB3输出
QC0 ， QC1 ， QC0 ，
QC1
REF_OUT
XTAL_IN
XTAL_OUT
REF_CLK_SEL
REF_SEL
REF_33MHz
MR
PLL_BYPASS
CLK_A [0： 5]
(1)
产量
产量
输入
产量
输入
输入
输入
输入
输入
输入
输入
输入
外部输入和晶体振荡器输入（下拉）之间进行选择V
DD
CLK_B [0： 5]
(2)
RIO_C [0：1 ]
V
DD
V
DDA
V
DDOA
V
DDOB
V
DDOC
GND
1. PowerPC的位序（位0 = MSB ，第5位= LSB ）
2位的PowerPC排序（位0 = MSB ，第5位= LSB ）
PowerPC的位序（位0 = MSB ，位1 = LSB ）
MPC9850
2
高级时钟驱动器设备
飞思卡尔半导体公司
