飞思卡尔半导体公司

技术参数

MPC9773

第5版， 08/2005

3.3 V 1:12 LVCMOS时钟PLL

发电机

该MPC9773是针对3.3 V兼容， 1:12基于PLL时钟发生器

在中档高性能低偏移时钟分配到高

高性能网络，计算和电信应用。与输出

频率高达240 MHz ，输出偏斜小于250 ps的设备满足

最苛刻的时钟应用的需求。

特点

1:12基于PLL的低电压时钟发生器

3.3 V电源

内部上电复位

产生时钟信号高达242.5兆赫

250 ps的最大输出偏移

差分PECL参考时钟输入

两个LVCMOS PLL的参考时钟输入

外部PLL反馈支持零延迟功能

各种反馈和输出分频器（参见应用部分）

最多支持三个生成单独的输出时钟频率

同步输出时钟停止电路电源每个输出

下行支撑

可驱动多达24时钟线

环境温度范围-40 ° C至+ 85°C

引脚和功能兼容的MPC973

52引脚无铅封装

MPC9773

3.3 V LVCMOS 1:12

PLL时钟发生器

FA后缀

52引脚LQFP封装

CASE 848D -03

AE后缀

52引脚LQFP封装

无铅封装

CASE 848D -03

功能说明

在MPC9773采用PLL技术，频率锁定其输出到输入参考时钟。正常运行

MPC9773需要PLL反馈输出QFB的反馈输入FB_IN的连接，关闭PLL反馈路径。该

参考时钟频率和分频器，用于反馈路径确定VCO频率。两者必须被选择为匹配

VCO的频率范围。该MPC9773功能频率可编程的输出12之间为一个广泛的层面

以及输出输入关系，例如1 ：1,2 ：1,3 ：1,3 ：2,4 ：1,4 ：3,5 ： 1,5 ： 2,5 ：3,5 ：4， 5： 6,6 ： 1,8 ：1和8：3 。

该QSYNC输出将指示何时发生了上述关系的重合上升边缘。的可选择性

反馈频率无关的输出频率。这允许输入参考的非常灵活的编程

与输出频率的关系。输出频率可以是输入参考的奇数或偶数倍。此外

化时，输出频率可以小于输入频率的应用中的频率需要由非减小

二进制因素。的MPC9773也支持其输出银行之一相对于另一个输出银行的180°相移。

该QSYNC输出反映QA和QC输出之间的相位关系，并可以用于系统的代

基准定时信号。

该REF_SEL引脚选择LVPECL或LVCMOS兼容的输入作为参考时钟信号。两种可供选择

提供时钟冗余支持LVCMOS兼容的时钟输入。该PLL_EN控制选择PLL旁路CON-

成形用于测试和诊断。在这种结构中，所选择的输入参考时钟直接路由至输出分频器，

绕过PLL 。该PLL旁路是完全静态的，最低时钟频率规格和其他所有的PLL特性

不适用。

该输出可以单独禁用（在逻辑低状态停止）通过编程的串行接口CLOCK_STOP

MPC9773 。该MPC9773具有内部上电复位。

该MPC9773是完全3.3 V兼容，无需外部环路滤波器元件。所有输入（除PCLK ）接受

LVCMOS信号，同时输出提供LVCMOS兼容的水平上驱动终止50的能力

传输

线。对于串联端接的传输线，每条的MPC9773输出能够驱动一个或两个迹线，给器件的

1:24有效的扇出。该器件的引脚和功能兼容的MPC973和封装在一个52引脚LQFP封装。

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