飞思卡尔半导体公司
技术参数
MPC9239
第3版， 08/2005
900 MHz的低电压LVPECL
时钟合成器
该MPC9239是针对3.3 V兼容，基于PLL时钟合成器
高性能时钟产生中档高性能电信，
网络和计算应用程序。从输出频率
3.125 MHz至900 MHz和差分LVPECL输出信号的支持
器件满足最苛刻的时钟应用的需求。
特点
3.125兆赫至900兆赫的合成时钟输出信号
差分LVPECL输出
LVCMOS兼容控制输入
片上晶体振荡器的参考频率产生
另类LVCMOS兼容的参考输入
3.3 V电源
完全集成的PLL
最小频率过冲
串行3线编程接口
并行编程接口电
28 PLCC和32 LQFP封装
28引脚和32引脚无铅封装
SiGe技术
环境温度范围0 ° C至+ 70°C
引脚和功能兼容的MC12439
MPC9239
900 MHz的低电压
时钟合成器
FN后缀
28引脚PLCC封装
CASE 776-02
EI后缀
28引脚PLCC封装
无铅封装
CASE 776-02
FA后缀
32引脚LQFP封装
CASE 873A -04
AC后缀
32引脚LQFP封装
无铅封装
CASE 873A -04
功能说明
内部晶体振荡器使用外部石英晶体为基础
其频率基准。内部晶体振荡器或外部的频率
基准时钟信号被乘以由PLL 。在PLL中的VCO工作在800到1800兆赫。它的输出是
通过由任一所述的串行或并行接口构成的分压器缩放。晶体振荡器频率f
XTAL
时，PLL
反馈分频器M和PLL后分频器确定的输出频率。
PLL的反馈路径内部。在PLL调整VCO输出频率为M倍基准频率
通过调整VCO控制电压。需要注意的是对于M的某些值（过高或过低） ，PLL将无法实现相
锁定。锁相环将是稳定的，如果VCO的频率在指定的VCO频率范围内（ 800至1800兆赫）范围内。的M值
必须通过串行或并行接口进行编程。
该PLL后分频器N的或者通过串行或并行接口配置，并能提供四师一
比（ 1 ，2，4 ，或8）。这个除法器延伸的部分的性能，同时提供一个占空比为50％ 。输出驱动器驱动
从差分输出分频器，并能够驱动一对传输线端接50
到V
CC
- 2.0伏。
正电源电压为内部PLL从电源分离的核心逻辑和输出驱动器，以尽量减少
噪声引起的抖动。
构造逻辑有两部分：串联和并联。并行接口使用的值在M [ 6：0]和N [1 ：0]的
输入配置内部计数器。建议在系统复位举行P_LOAD输入低电平直到电源变
有效的。在P_LOAD的低到高的跳变，并行输入被捕获。并行接口在具有优先
串行接口。被设置在M个内部上拉电阻[6：0 ]和N [ 1：0]输入，防止LVCMOS兼容控制
输入浮动。在一个12位的移位寄存器的串行接口中心。每个上升沿一旦移位寄存器移
S_CLOCK输入。串行输入S-DATA必须满足设置和在此交流特性规定保持时间
文档。配置锁存器将捕获的S_LOAD输入的高电平到低电平的边缘移位寄存器的值。
参考编程部分获取更多信息。在测试输出反映的各种内部节点的值，并且进行控制
通过T [2：0 ]的串行数据流中的比特。为了最小化锁相环的抖动时，建议避免在有源信号
测试输出。该PWR_DOWN针，断言时，将同步分在F
OUT
由16掉电序列
由PLL参考时钟提供时钟，从而使频率降低到发生相对缓慢。在去断言
在PWR_DOWN针，在F
OUT
输入将逐步回升至其编程的频率在四个离散增量。
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