设计注意事项
噪声抗扰度
当混合的TTL家庭，通常希望知道
保证抗噪能力的低和高
逻辑电平。表2列出了保证的逻辑电平为
不同的TTL家庭和可以用来计算噪声
利润率。表3规定，这些噪声容限的系统
含LS ，S和/或ALS的生存时间。请注意，表3
表示“最坏情况”的限制，并取最大
整个IC的电源和温度变化
其相互连接，以及最大额定负载。
增加抗噪声能力可以通过设计来实现
与下降的最大允许工作范围。
表2中。
最坏的情况下TTL逻辑电平
电气特性
军事（ - 55
+125°C)
TTL家庭
TTL
HTTL
LPTTL
沙田市地段
LSTTL
ALS TTL
标准TTL 9000 ， 54/74
高速TTL 54 / 74H
低功耗TTL 93L00 （ MSI ）
肖特基TTL 54 / 74S ， 93S00
低功耗肖特基TTL 54 / 74LS
先进的LS TTL ， 54 / 74ALS
V
IL
0.8
0.8
0.7
0.8
0.7
0.8
V
IH
2.0
2.0
2.0
2.0
2.0
2.0
V
OL
0.4
0.4
0.3
0.5
0.4
0.4
V
OH
2.4
2.4
2.4
2.5
2.5
2.5
商业级（0 70 ° C）
V
IL
0.8
0.8
0.8
0.8
0.8
0.8
0.8
V
IH
2.0
2.0
2.0
2.0
2.0
2.0
2.0
V
OL
0.4
0.4
0.3
0.5
0.5
0.5
0.5
V
OH
2.4
2.4
2.4
2.7
2.7
2.75
2.5
单位
V
V
V
V
V
V
V
(5% V
CC
)
(10% V
CC
)
V
OL
和V
OH
是在输出电压V所产生的电压
IL
和V
IH
是在输入需要产生适当水平的电压。该
上面给出的数字是保证最坏情况下的值。
表3中。（一）
低电平噪声容限（商业）
To
从
LS
S
ALS
从“V
OL
“到”V
IL
”
LS
300
300
300
S
300
300
300
ALS
300
300
300
单位
mV
mV
mV
从
表3 （二）
高水平的噪声容限（商业）
To
LS
700
700
750
500
S
700
700
750
500
ALS
700
700
750
500
单位
mV
mV
mV
mV
LS
S
ALS （5 ％V
CC
)
ALS （10 ％V
CC
)
从“V
OH
“到”V
IH
”
耗电量
扇入和扇出
除了ECL中，所有逻辑系列展览
增加的功率消耗在高频率。关怀
在高开关多门时，必须采取
频率，以保证他们的结合不会消散
不超过包和/或设备的能力。 TTL器件
是在高频比CMOS更有效。
为了简化与安森美半导体设计
TTL器件中，所有的输入和输出负载参数
家庭标准化为下列值：
1 TTL单位负载（ U.L. ） = 40
A
在HIGH状态（逻辑“1”）
1 TTL单位负载（ U.L. ） = 1.6毫安
在低状态（逻辑“0”）
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