Spartan-3系列FPGA系列：功能描述
在低频模式下它们的相对时序示于
图16 。
该CLK90 ， CLK180和CLK270输出
在高频模式下工作时不可用。
（见DLL_FREQUENCY_MODE的说明
在属性
表13. ）
对于较精细的增量控制
90 ° ，参见
移相器（ PS ） ，
第26页
部分。
R
第一阶段：
0
o
90 180 270
o
o
o
0
o
90 180 270
o
o
o
0
o
输入信号（ 30 ％占空比）
t
基本频率的DLL的合成输出
部件
该DLL组件提供了频率基本选项
乘法和除法，除了更灵活
在DFS成分的合成能力，在一个描述
后面的部分。这些操作导致输出时钟信号
与频率的要么是一小部分（除法）或
输入时钟频率的多个（倍增）。
该CLK2X输出产生一个同相的信号的两倍
CLKIN的频率。该CLK2X180产量也dou-
BLES的频率，但是180 °异相的相对于
CLKIN 。该CLKDIV输出产生时钟频率
即CLKIN频率的预定部分。
该CLKDV_DIVIDE属性决定使用的因素
划分CLKIN频率。该属性可以被设置为VAR-
如在描述白条值
表13 。
基本频率
合成输出中所描述
表12 。
它们的相对
在低频模式下的时序示于
图16 。
该CLK2X和CLK2X180输出不可用时，
在高频模式下工作。 （见说明
在DLL_FREQUENCY_MODE属性
表14. ）
CLKIN
输出信号 - 占空比总是更正
CLK2X
CLK2X180
(1)
CLKDV
输出信号 - 属性校正占空比
DUTY_CYCLE_CORRECTION = FALSE
CLK0
CLK90
CLK180
DLL时钟输出的占空比校正
该CLK2X
(1)
， CLK2X180和CLKDV
(2)
输出信号
通常表现出50％的占空比 - 即使传入
CLKIN的信号具有不同的占空比。五％的税
周期意味着高和低次，每次时钟
周期是相等的。该DUTY_CYCLE_CORRECTION
属性决定了占空比校正是否是
施加到CLK0 ， CLK90 ， CLK180和CLK270输出。
如果DUTY_CYCLE_CORRECTION被设置为TRUE，则该
这四个输出占空比校正到50％。如果
DUTY_CYCLE_CORRECTION被设置为FALSE ，则这些
输出表现出相同的占空比为CLKIN信号。
图16
比较DLL的输出特性
信号对于与CLKIN信号。
CLK270
DUTY_CYCLE_CORRECTION = TRUE
CLK0
CLK90
CLK180
CLK270
DS099-2_10_031303
注意事项：
1.该DLL属性CLKDV_DIVIDE被设置为2 。
图16：
DLL的时钟输出的特性
1. CLK2X输出产生在相同的频率作为CLKIN信号，直到该DLL已经实现锁定一个占空比为25％的时钟。
2的CLKDV输出的占空比可以是50 ％（即，该信号将是高的期间小于50 ％）时有所不同
该CLKDV_DIVIDE属性被设置为一个非整数值
和
该DLL运行在高频模式。
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DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
