Spartan-3系列FPGA系列：功能描述
R
表13：
DLL属性
属性
CLK_FEEDBACK
DLL_FREQUENCY_MODE
CLKIN_DIVIDE_BY_2
CLKDV_DIVIDE
描述
选择任一所述的CLK0或CLK2X输出来驱动
CLKFB输入
高频和低频之间的选择
频率模式
只是半部的CLKIN信号的频率，因为它
进入DCM
选择常来划分CLKIN输入
频率，以产生CLKDV输出频率
使50％的占空比校正的CLK0 ，
CLK90 ， CLK180 ， CLK270和输出
值
NONE ， 1X ， 2X
低，高
TRUE ， FALSE
1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5,
6.0, 6.5, 7.0, 7.5, 8, 9, 10, 11,
12，13， 14，15，和16 。
TRUE ， FALSE
DUTY_CYCLE_CORRECTION
DLL时钟输入连接
外部时钟源输入使用的是全球的FPGA
时钟输入缓冲器（ IBUFG ） ，其中直接访问格洛
BAL时钟网络或输入缓冲器（ IBUF ） 。时钟信号
在FPGA中使用驱动全球的全局时钟网络
时钟多路复用缓冲器（ BUFGMUX ） 。全局时钟网
直接连接到CLKIN输入。内部和克斯特
纳尔连接示于
图15A
和
图15C ，
分别。差分时钟（例如， LVDS）可作为
输入到CLKIN 。
DLL时钟输出和反馈连接
多达四个的9 DCM时钟输出可以simulta-
neously驱动四个BUFGMUX缓冲器在同一芯片上
边（顶部或底部）。所有的DCM时钟输出可以simulta-
neously推动通用布线资源，其中包括在互连
NECT导致OBUF缓冲区。
反馈回路是DLL运行是至关重要的，是
通过任一CLK0驱动CLKFB输入成立
或CLK2X信号，使得任何不期望的时钟分布
化延迟被包括在循环中。它有可能使用任
用于同步所有的七个DLL的这两个信号的
输出： CLK0 ， CLK90 ， CLK180 ， CLK270 ， CLKDV ， CLK2X ，
或CLK2X180 。分配给CLK_FEEDBACK值
属性必须与物理反馈连接：
1X为CLK0情况下的值，2X为CLK2X情况。如果
在DCM中使用的应用程序，不要求
DLL - 即只在DFS使用 - 那么就没有馈
回到循环，使CLK_FEEDBACK设置为NONE 。
有确定如何连接两个基本例
DLL的时钟输出和反馈连接：片
同步和片同步，这是
所示
图15A
通过
图15D 。
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DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
