R
Spartan-3系列FPGA的1.2V系列：功能描述。
两个DFS输出到工作在低到中等频
昆西范围。当该属性被设置为高电平时，高
频率模式允许这两个输出可以进行操作
尽可能高的频率。
数字频率合成器（ DFS ）
在DFS组件生成的时钟信号的频率
其为时钟频率的乘积在CLKIN
输入和两个用户确定的整数之比。因为
的宽范围的可能的输出频率这样的比例
证， DFS功能提供了进一步的灵活性比
DLL的如前描述的基本综合选项
割让部分。在DFS组件的两个专用输出
看跌期权， CLKFX和CLKFX180 ，在定义
表15 。
在CLKFX180输出的信号基本上是一个反演
锡永的CLKFX信号。这两个输出始终表现
一个占空比为50％ 。这是真实的，即使当CLKIN信号
不。这些DFS的时钟输出都在同一驱动
时间作为DLL七个时钟输出。
该比率的分子是分配给整数值
属性CLKFX_MULTIPLY和分母是
分配给该属性CLKFX_DIVIDE整数值。
这些属性中所描述
表14 。
输出频率（f
CLKFX
）可以表示为一个函数
化输入时钟频率（F
CLKIN
）如下：
f
CLKFX
= f
CLKIN
* （ CLKFX_MULTIPLY / CLKFX_DIVIDE ）
(3)
关于这两个属性，则可以分配任何
组合的整数值，条件是两个条件
满足：
1.两个值落在其相应的范围内，
在特定网络版
表14 。
2.在F
CLKFX
频率从上述计算出的
表达是符合DCM的工作频率
特定连接的阳离子。
例如，如果CLKFX_MULTIPLY = 5和CLKFX_DIVIDE
= 3 ，则输出时钟信号的频率将是
5/3的输入时钟信号。
DFS使用或不使用DLL
在DFS组件可以具有或不具有该DLL可以使用
成分：
无DLL ，则DFS分量乘以或除以
根据相应于CLKIN信号频率
CLKFX_MULTIPLY和CLKFX_DIVIDE值，生成
与上CLKFX新的目标频率的时钟和
CLKFX180输出。虽然分类为属于
DLL组件下，CLKIN输入端与所述的DFS共享
组件。这种情况下，不使用反馈回路;
因此，它不能校正的时钟分配延迟。
与该DLL时， DFS工作作为preced-描述
荷兰国际集团的情况下，只用消除了额外的好处
时钟分配延迟。在这种情况下，一个反馈回路，从
在CLK0输出到CLKFB输入必须存在。
DLL和DFS组件协同工作，实现
这种相位校正，如下所示：对于给定的值
CLKFX_MULTIPLY和CLKFX_DIVIDE属性，该DLL
选择的量，输出时钟边沿延迟元件
与输入时钟边沿每当mathemati-一致
美云成为可能。例如，当CLKFX_MULTIPLY = 5
和CLKFX_DIVIDE = 3时，输入和输出时钟的边缘
将重合每三个输入时段，也就是在相当于
时间间隔为5输出周期。
小CLKFX_MULTIPLY和CLKFX_DIVIDE值
实现更快的锁定时间。没有共同的因素
两个属性，定位将发生一次每数
的周期等于所述CLKFX_DIVIDE值。因此，它是
建议用户通过因子减小这些值
ING
哪里
可能。
为
例如，
一定
CLKFX_MULTIPLY = 9和CLKFX_DIVIDE = 6，除去
三个产量的因素CLKFX_MULTIPLY = 3和
CLKFX_DIVIDE = 2。虽然这两种值对将导致
时钟频率的3/2 ，后者值对乘法
将使该DLL更快地锁定。
DFS频率模式
在DFS支持两种工作模式，高周波
和低频，与每个指定了一个不同的
时钟的频率范围。该DFS_FREQUENCY_MODE
在两个模式之间的属性选择。当
属性被设置为LOW时，低频模式允许
表14：
DFS属性
属性
DFS_FREQUENCY_MODE
CLKFX_MULTIPLY
CLKFX_DIVIDE
描述
高频和低频模式之间进行选择
倍频不变
频率除数不变
值
低，高
从2到32的整数
从1到32的整数
表15：
DFS信号
信号
CLKFX
CLKFX180
方向
产量
产量
描述
通过属性值的比例乘以CLKIN频率
（ CLKFX_MULTIPLY / CLKFX_DIVIDE ），以生成一个新的目标频率的时钟信号。
生成具有相同频率CLKFX一个时钟信号，只错开180°的相位。
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DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
