R
Spartan-3系列FPGA的1.2V系列：功能描述。
FPGA
BUFGMUX
BUFG
CLKIN
CLK90
CLK180
CLK270
CLKDV
CLK2X
CLK2X180
CLK0
BUFGMUX
CLK0
BUFG
CLKIN
时钟
网络延迟
FPGA
BUFGMUX
CLK0
CLK90
CLK180
CLK270
CLKDV
CLK2X180
CLK2X
BUFGMUX
CLK2X
DCM
CLKFB
DCM
CLKFB
时钟
网络延迟
（一）片与CLK0反馈
FPGA
IBUFG
CLKIN
CLK90
CLK180
CLK270
CLKDV
CLK2X
CLK2X180
CLK0
OBUFG
OBUFG
（二）片上有CLK2X反馈
FPGA
IBUFG
CLKIN
CLK0
CLK90
CLK180
CLK270
CLKDV
CLK2X180
CLK2X
OBUFG
OBUFG
DCM
CLKFB
IBUFG
时钟
网络延迟
DCM
CLKFB
IBUFG
时钟
网络延迟
CLK0
CLK2X
（三）外片与CLK0反馈
（四）外片与CLK2X反馈
DS099-2_09_071003
注意事项：
1.在低频模式下，所有7 DLL的输出是可用的。在高频模式下，只有CLK0 ， CLK180 ，
和CLKDV输出是可用的。
图15：
对于DLL输入时钟，输出时钟和反馈连接
在芯片上的同步的情况下（图
15a
和
图15b ） ，
它可以连接任何DLL的7
通过通用布线资源，输出时钟信号
FPGA的内部寄存器。无论是全局时钟缓冲器
（ BUFG ）或BUFGMUX通达全局时钟
网络。如图
图15A ，
反馈回路是cre-
通过路由CLK0 （或CLK2X ated ，在
图15b ）
到全局
时钟网，这反过来又驱动CLKFB输入。
在片外同步的情况下（图
15c
和
图15D ） ，
CLK0 （或CLK2X ）加上任何的DLL的其他
输出时钟信号，使用输出缓冲器退出FPGA
（ OBUF ）驱动外部时钟网络加上寄存器上
董事会。如图
图15C ，
反馈回路是
通过将CLK0 （或CLK2X ，在形成
图15D ）
后
为使用IBUFG ，其中直接访问FPGA的
全局时钟网络，或一个IBUF 。然后，全局时钟网
被直接连接到CLKFB输入。
在两个模式之间的属性选择。当
属性被设置为LOW时，低频模式允许所有
7 DLL的时钟输出给工作在低到中等
频率范围。当该属性被设置为高电平时，高
频率模式允许CLK0 ， CLK180和CLKDV输出
把在尽可能高的频率下操作。该
剩下的DLL时钟输出不适用于高使用
频率模式。
适应高输入频率
如果CLKIN信号的频率是高的，使得其
超过最大允许的，把它倒到
使用CLKIN_DIVIDE_BY_2属性的可接受值。
当此属性设置为TRUE，则CLKIN频率
通过两个只是在进入DCM中的因素划分。
粗相移DLL康波的输出
新界东北
除了CLK0对于零相位对准到CLKIN
信号，该DLL还提供了CLK90 ， CLK180和
为90 ° CLK270输出， 180 °和270°相移显
的NAL分别。这些信号中所描述
表12 。
DLL频率模式
该DLL支持两种不同的操作模式，高频
频率和低频率，每个指定了一个differ-
耳鼻喉科的时钟频率范围。该DLL_FREQUENCY_MODE
DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
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1-800-255-7778
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