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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
SPDIF发射器
串行数据输入到SPDIF发送器可以格式化为
左对齐，我
2
S或右对齐与16 ， 18的字宽，
20 ，或24位。以下各节为提供计时
发射器。此功能是不可用的
ADSP - 21363型号。
SPDIF发射器，串行输入波形
图29
显示右对齐模式。 LRCLK是HI的
左声道和LO用于右声道。数据是有效的
个SCLK上升沿。该MSB延迟12个时钟周期
（在20位的输出方式）或16位时钟周期（在16位的输出
模式）从LRCLK过渡，这样，当有
每个LRCLK期64个SCLK周期的最低位的数据将
右对齐到下一个LRCLK过渡。
LRCLK
SCLK
SDATA
左声道
右声道
最低位
最高位
MSB-1
MSB-2
LSB + 2 LSB + 1
最低位
最高位
MSB - 1 MSB - 2
LSB+2
LSB+1
最低位
图29.右-Justified模式
图30
显示默认的我
2
S-对齐模式。 LRCLK是为LO
左声道和HI为右声道。数据是有效的
个SCLK上升沿。最高位是左对齐到LRCLK
但过渡用一个SCLK周期延迟。
右声道
LRCLK
左声道
SCLK
SDATA
最高位
MSB - 1 MSB - 2
LSB + 2 LSB + 1
最低位
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
图30.我
2
S-对齐模式
图31
表示左对齐模式。 LRCLK为HI为左
信道和LO用于右声道。数据是上升的有效
SCLK的边缘。最高位是左对齐到LRCLK过渡
没有MSB延迟。
LRCLK
SCLK
SDATA
左声道
右声道
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
MSB-1
MSB-2
LSB+2
LSB+1
最低位
最高位
MSB+1
图31.左对齐模式
版本A |
第38页：52 |
2006年12月
