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a
摘要
高性能的32位/ 40位浮点处理器
代码兼容性，在组装的水平，使用相同的
指令集等SHARC DSP的
单指令多数据（SIMD）计算架构设计师用手工
tecture ， 2个32位IEEE浮点/ 32 - bit定点/
40位扩展精度浮点运算
单元，每个单元具有一个乘法器， ALU ，移位器和寄存器文件
高带宽I / O并行端口，一个SPI
端口，四个串行
端口，数字应用接口（ DAI ）和JTAG
戴集成了两个高精度时钟发生器（的PCG ） ，一
输入数据端口（IDP） ，其包括并行数据采集
灰口（ PDAP ） ，和3个可编程定时器，所有
根据由信号路由单元的软件控制（ SRU ）
片上存储器， 1M的片上SRAM和专用位
片上掩膜可编程ROM的3M位
在ADSP - 21261是在商业和工业用
温度等级。有关完整的订购信息，
SEE
订购指南第44页。
SHARC
嵌入式处理器
ADSP-21261
主要特点
串行端口提供了左对齐采样对和我
2
购买认证
通过12个可编程的，同时接收或传输
麻省理工学院的引脚，支持多达24个发送或接收24我
2
S
音频通道时，所有四个串行端口（SPORT ）是
使能或达128六全双工TDM流
每帧渠道
在150兆赫（ 6.67纳秒）内核指令速率， ADSP- 21261
工作在900 MFLOPS峰值/ 600 MFLOPS持续per-
formance运行在定点还是浮点
数据
300 MMACS在150 MHz的持续表现
超级哈佛架构的三个独立的总线，用于
双数据取，取指令和非侵入式，零
顶置I / O
在长达4个32位的内存和内核之间转移
每个周期浮点或定点词语，持续
在150 MHz内核指令速率1.8G字节/ s的带宽
和900M字节/ s是可以通过DMA
核心处理器
指令
缓存
32 48位
双端口存储器
块0
SRAM
0.5M位
双端口存储器
1座
SRAM
0.5M位
定时器
RO M
1.5M位
只读存储器
1.5M位
8
DAG1
4 32
8
DAG2
4 32
PROG RAM
SEQ UENCER
ADDR
数据
ADDR
数据
32
PM地址总线
DM地址总线
64
64
PM数据总线
DM数据总线
DMA CONTRO LLER
18℃ HA NNE LS
32
IOD
(32)
IOA
(18)
4
GPIO标志/
IRQ / TIMEXP
16
3
PX REGI STER
处理
元素
（ PEX ）
PRO CESSING
元素
（ PEY ）
4
SPI端口（ 1 ）
AD ，D R ES S /
D A TA BU S / GPIO
6
JTAG测试&仿真
20
信号
RO UTI NG
单位
串行端口（ 4 ）
输入
数据端口（ 8 ）
并行数据
收购港
精密时钟
发电机（2）
3
定时器（ 3 ）
IOP
注册
（内存映射）
CO NTROL ，
状态，
数据缓冲区
CON TR OL / GPIO
并行
PORT
S
数字应用接口
I / O处理器
图1.功能框图
SHARC和SHARC徽标是ADI公司的商标。
第0版
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