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互联网数据表
HYS[64/72]T[32/64/128][0/9]xxEU-[25F/2.5/3/3S/3.7]-B2
无缓冲DDR2 SDRAM模组
HYS64T32000EU–3S–B2
HYS64T32900EU–3S–B2
HYS64T64000EU–3S–B2
HYS64T64900EU–3S–B2
HYS72T64000EU–3S–B2
产品类型
组织
256MB
×64
1级
(×16)
256MB
×64
1级
(×16)
512MB
×64
1级
(×8)
512MB
×64
1级
(×8)
512MB
×72
1级
(×8)
512MB
×72
1级
(×8)
标签代码
PC2–
PC2–
PC2–
PC2–
PC2–
PC2–
5300U- 5300U- 5300U- 5300U- 5300E- 5300E-
555
555
555
555
555
555
修订版1.2版本1.2版本1.2版本1.2版本1.2版本1.2
（十六进制）
00
54
7A
67
34
36
27
4C
2A
5A
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38
00
00
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34
7F
7F
7F
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7F
51
（十六进制）
00
54
7A
67
34
36
27
4C
2A
5A
20
38
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00
00
00
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7F
7F
7F
7F
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（十六进制）
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50
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4B
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36
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4C
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4C
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23
00
00
00
00
12
20
7F
7F
7F
7F
7F
51
（十六进制）
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50
7A
4B
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36
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4C
2A
4C
20
23
00
00
00
00
12
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7F
7F
7F
7F
7F
51
（十六进制）
00
50
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2A
4C
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12
32
7F
7F
7F
7F
7F
51
（十六进制）
00
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7A
4B
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36
27
4C
2A
4C
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00
12
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7F
7F
7F
7F
7F
51
JEDEC SPD修订
BYTE ＃
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
描述
PLL重新锁定时间
T
CASE.max
台达/
T
4R4W
DELTA
PSI（ T- A） DRAM
T
0
(DT0)
T
2N
（ DT2N ， UDIMM ）或
T
2Q
（ DT2Q ， RDIMM ）
T
2P
(DT2P)
T
3N
(DT3N)
T
3P.fast
（ DT3P快）
T
3P.slow
（ DT3P慢）
T
4R
（ DT4R ） /
T
4R4W
登录（ DT4R4W ）
T
5B
(DT5B)
T
7
(DT7)
PSI（ CA） PLL
PSI（ CA） REG
T
PLL
（ DTPLL ）
T
REG
（ DTREG ） /转换率
SPD修订
0-62字节的校验
制造商的JEDEC的ID代码（ 1 ）
制造商的JEDEC的ID代码（ 2 ）
制造商的JEDEC的ID代码（ 3 ）
制造商的JEDEC ID代码（ 4 ）
制造商的JEDEC的ID代码（ 5 ）
制造商的JEDEC的ID代码（ 6 ）
1.0版， 2006-10
10202006-L0SM-FEYT
70
HYS72T64900EU–3S–B2
