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互联网数据表
HYS[64/72]T[32/64/128][0/9]xxEU-[25F/2.5/3/3S/3.7]-B2
无缓冲DDR2 SDRAM模组
HYS64T32000EU–3S–B2
HYS64T32900EU–3S–B2
HYS64T64000EU–3S–B2
HYS64T64900EU–3S–B2
HYS72T64000EU–3S–B2
产品类型
组织
256MB
×64
1级
(×16)
256MB
×64
1级
(×16)
512MB
×64
1级
(×8)
512MB
×64
1级
(×8)
512MB
×72
1级
(×8)
512MB
×72
1级
(×8)
标签代码
PC2–
PC2–
PC2–
PC2–
PC2–
PC2–
5300U- 5300U- 5300U- 5300U- 5300E- 5300E-
555
555
555
555
555
555
修订版1.2版本1.2版本1.2版本1.2版本1.2版本1.2
（十六进制）
07
3D
50
50
60
3C
28
3C
2D
40
20
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10
17
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1E
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00
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（十六进制）
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1E
1E
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00
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（十六进制）
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1E
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1E
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（十六进制）
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3C
1E
1E
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00
3C
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80
18
22
JEDEC SPD修订
BYTE ＃
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
描述
组件属性
t
CK
@ CL
最大
-1 （ 18字节） [ NS ]
t
AC
SDRAM @ CL
最大
-1 [ NS ]
t
CK
@ CL
最大
-2 （ 18字节） [ NS ]
t
AC
SDRAM @ CL
最大
-2 [ NS ]
t
RP.min
[ NS ]
t
RRD.min
[ NS ]
t
RCD.min
[ NS ]
t
RAS.min
[ NS ]
每级模块密度
t
AS.min
和
t
CS.min
[ NS ]
t
AH.min
和
t
CH.min
[ NS ]
t
DS.min
[ NS ]
t
DH.min
[ NS ]
t
WR.min
[ NS ]
t
WTR.min
[ NS ]
t
RTP.min
[ NS ]
特点分析
t
RC
和
t
RFC
延期
t
RC.min
[ NS ]
t
RFC.min
[ NS ]
t
CK.max
[ NS ]
t
DQSQ.max
[ NS ]
t
QHS.max
[ NS ]
1.0版， 2006-10
10202006-L0SM-FEYT
69
HYS72T64900EU–3S–B2
