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互联网数据表
HYS72T[64/128/256]xxxHP–[25F/2.5/3/3S/3.7]–B
240引脚注册DDR2 SDRAM
表16
DRAM组件时序参数速率等级 - DDR2-667
参数
符号
DDR2–667
分钟。
从CK / CK DQ输出访问时间
CAS到CAS命令延迟
平均时钟高脉冲宽度
平均时钟周期
CKE最小脉冲宽度（高和低脉冲
宽）
平均时钟低电平脉冲宽度
马克斯。
+450
—
0.52
8000
—
0.52
—
––
––
—
+400
—
—
240
+ 0.25
––
—
—
__
ps
NCK
9)
单位
记
1)2)3)4)5)6)7)
8)
t
AC
t
CCD
t
CH.AVG
t
CK.AVG
t
CKE
–450
2
0.48
3000
3
0.48
WR +
t
NRP
—
10)11)
t
CK.AVG
ps
NCK
—
12)
t
CL.AVG
自动预充电写恢复+预充电时间
t
DAL
最短时间时钟CKE后保持打开
t
延迟
异步降到低
DQ和DM输入保持时间
t
CK.AVG
NCK
ns
ps
ps
10)11)
13)14)
t
IS
+
t
CK .AVG
+
t
IH
175
0.35
–400
0.35
0.35
—
– 0.25
100
0.2
0.2
MIN （
t
CH.ABS
,
t
CL.ABS
)
—
275
0.6
200
2 x
t
ac.min
t
DH.BASE
DQ和DM输入脉冲宽度为每个输入
t
DIPW
t
DQSCK
从CK / CK DQS输出访问时间
DQS输入高电平脉冲宽度
t
DQSH
DQS输入低脉冲宽度
t
DQSL
DQS -DQ歪斜的DQS &相关DQ信号
t
DQSQ
DQS上升沿锁存过渡到相关的时钟
t
DQSS
边缘
DQ和DM输入建立时间
DQS从CK下降沿保持时间
DQS下降沿到CK建立时间
CK半脉宽
从CK / CK数据输出高阻抗的时间
19)20)15)
t
CK.AVG
—
9)
t
CK.AVG
—
t
CK.AVG
—
ps
16)
17)
t
CK.AVG
ps
t
DS.BASE
t
DSH
t
DSS
t
HP
18)19)20)
17)
17)
21)
t
CK.AVG
t
CK.AVG
ps
ps
ps
ps
ps
ps
ns
NCK
ns
ps
ps
t
HZ
地址和控制输入保持时间
t
IH.BASE
控制&地址输入脉冲宽度为每个输入
t
IPW
t
IS.BASE
地址和控制输入建立时间
从CK / CK DQ低阻抗时间
t
LZ.DQ
从CK / CK DQS / DQS低阻抗时间
t
LZ.DQS
MRS命令ODT的更新延迟
t
MOD
模式寄存器设置命令周期时间
t
MRD
OCD驱动模式输出延迟
t
OIT
从DQS DQ / DQS输出保持时间
t
QH
DQ举行倾斜因子
t
QHS
阅读序言
t
RPRE
阅读后同步
t
RPST
内部读取到预充电命令延迟
t
RTP
写序言
t
WPRE
t
AC.MAX
—
—
—
9)22)
25)23)
t
CK.AVG
—
24)25)
9)22)
9)22)
31)
t
ac.min
0
2
0
t
AC.MAX
t
AC.MAX
12
—
12
—
340
1.1
0.6
—
—
—
31)
26)
27)
28)29)
28)30)
31)
t
HP
–
t
QHS
—
0.9
0.4
7.5
0.35
t
CK.AVG
t
CK.AVG
ns
t
CK.AVG
—
修订版1.1 ， 2007-03
03292006-EO3M-LEK7
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