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初步
集成
电路
系统公司
ICS843002-31
700MH
Z
F
EMTO
C
锁
VCXO B
ASED
F
Characteristic低频
T
RANSLATOR和
J
伊特尔
A
TTENUATOR
A
PPLICATION
I
载文信息
D
的作者ESCRIPTION
PLL S
TAGES
该ICS843002-31是两级倍频
装置中，一个VCXO的PLL后跟一个低相位噪声
FemtoClock倍频器。 VCXO的使用一个外部
可牵引的晶体可以由VCXO被拉± 100ppm的
的PLL电路的相位它锁定到输入参考频率。
VCXO的PLL的输出频率等于那个的
外部可牵引的晶体，这是在17.5MHz到范围
25MHz的。环路带宽的VCXO的PLL通常设置在
范围10-250Hz的，它提供的衰减输入
参考时钟抖动。由于VCXO是一个高Q值振荡器
电路，它具有低的固有输出抖动和相位噪声。该
VCXO的PLL输出时钟是可从VCLK引脚。
该FemtoClock倍频器具有一个有效
约800kHz的控制带宽，这意味着它会追踪
VCXO的PLL时钟输出。
上述公式算出的“归一化”的环路带宽
（表示为“ NBW ” ），它是约等于 - 3分贝
带宽。 NBW没有考虑到的效应
阻尼系数或第二杆用C强加
P
。确实如此，
但是，提供的过滤器性能的有用的近似值。
为了防止抖动VCLK由于VCXO的PLL调制
由鉴相器的频率，以下一般规则
应该注意到：
NBW （ PLL VCXO ）
≤
（鉴相器）
20
（相位检测） =输入频率÷ XOIN
PLL环路阻尼因数（DF）由下式确定：
R
S
2
I
CP
乘C
S
×K个
O
XOFB分频器
VCXO的PLL L
OOP
R
反应的影响
C
ONSIDERATIONS
VCXO的PLL环路响应特性的影响
由VCXO反馈分频器值的设定（ XOFB ）
和由外部环路滤波器元件。实用范围
环路带宽对于许多应用为25Hz至1kHz 。
低于10Hz的带宽需要仔细组件
选择和可能的金属屏蔽，以防止时钟输出
徜徉。应使用0.7或更大的阻尼因子
确保环路稳定性。当<0.1分贝的通带峰化
希望对SONET / SDH环路定时应用中，
阻尼因数应为6或更高。
一台电脑的基础PLL带宽计算器也正在开发
换货。对于环路滤波器的带宽和提供援助的COM
分量的选择建议，请联系您的ICS
销售代表。
DF （ VCLK ） =
x
W
这里
:
C
S
电容C =价值
S
在法拉环路滤波器
可选
可选
LFR
LF
C
P
R
S
C
S
ISET
64
1
2
3
63
62
S
埃坦的
VCXO的PLL L
OOP
R
反应的影响
VCXO的PLL环路响应是由固定的确定既
和其他特性通过设置设备特性
该用户。这包括R的值
S
, C
S
, C
P
和R
SET
如在外部VCXO的PLL组件图
这个页面。
VCXO的PLL环路带宽近似为：
NBW （ VCXO的PLL ） =
R
S
X我
CP
×K个
O
2π X XOFB分频器
R
SET
F
IGURE
1. E
XTERNAL
VCXO的PLL
OMPONENTS
W
这里
:
R
S
=电阻R的值
S
在欧姆环路滤波器
I
CP
=电荷泵电流（安培） （见表17页）
K
O
= VCXO增益，单位为Hz / V （见表18页）
XOFB分频器= 1 8191
843002CY-31
www.icst.com/products/hiperclocks.html
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REV 。 B 2005年11月22日
