ICS8432I-51
700MHZ ，水晶- TO- 3.3V的差分LVPECL频率合成器
下面的组件封装在此布局中使用
例如：
所有的电阻器和电容器是尺寸0603 。
P
OWER和
G
四舍五入
放置去耦电容C14和C15 ，亲如
可以将电源引脚。如果空间允许，安置
在组件端的去耦电容是首选。这
可以降低去耦之间的不希望的电感
电容器和造成通过由电源引脚。
最大限度地提高电源和接地焊盘尺寸和通孔的数量
电容器。这可以减小功率之间的电感
层和接地层，并在组件的电源和接地引脚。
由R7 ， C11 ， C16和的RC过滤器应放在
如靠近V
CCA
销越好。
C
LOCK
T
种族和
T
发芽
差的信号完整性会降低系统性能或
导致系统故障。在同步高速数字系统中，
该时钟信号的耐性低到比其它差的信号完整性
信号。在上升沿或下降沿，或过度环任何振铃
背面可导致系统故障。轨迹和形状
迹线延迟可能由主板上的可用空间受到限制
成分和位置。而路由迹线，时钟
信号走线应首先路由，并应事先被锁定
路由等信号线。
差分50Ω输出走线应具备的
相同的长度。
避免尖角上的时钟走线。尖尖角
转动引起的特征阻抗来改变上
的传输线。
保持时钟走线在同一层上。每当POS-
sible ，避免放置过孔上的时钟走线。放置
上的迹线的通孔可影响跟踪特性
阻抗，从而降低信号的完整性。
为了防止串扰，避免路由等信号线
与时钟迹线平行。如果并行运行痕迹
不可避免的，允许至少三个迹线的分离
差分时钟走线和其他的宽度
信号迹线。
确保没有其他信号走线的之间的
时钟走线对。
匹配端接电阻应放置在
合到接收器的输入引脚成为可能。
C
RYSTAL
晶体X1应位于尽可能接近的销
24 （ XTAL_OUT ）和25（ XTAL_IN ） 。之间的走线长度
X 1和U1应保持在最低限度，以避免不必要的
寄生电感和电容。其他信号走线应
不能靠近水晶痕迹路由。
GND
C1
C2
VCC
通过
X1
U1
销1
C11
C16
VCCA
R7
接近输入
销
接收器
TL1N
C15
C14
TL1
R1
R2
TL1
TL1N
TL1 ， TL21N是50欧姆
走线和等长
R3
R4
F
IGURE
7B 。 PCB B
OARD
L
AYOUT
为
ICS8432I-51
IDT
/ ICS
3.3V LVPECL频率合成器
13
ICS8432BYI - 51 REV 。一个2007年9月24日
