初步
集成
电路
系统公司
ICS843252-04
F
EMTO
C
锁
C
RYSTAL
-
TO
-
3.3V LVPECL
LOCK
G
enerator
TYPE
描述
差分时钟输出。 LVPECL接口电平。
输出电源引脚。
输出使能。高电平时，时钟输出跟随时钟输入。
当低， QX输出被强制为低电平， nQx输出被强制高。
上拉
LVCMOS / LVTTL接口电平。
锁相环和基准时钟作为输入给除法器之间进行选择。
下拉低时，选择PLL 。当高，选择的参考时钟。
LVCMOS / LVTTL接口电平。
差分时钟输出。 LVPECL接口电平。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
模拟电源引脚。
核心供电引脚。
下拉
时钟选择输入。当低，选择CR石英晶体输入。当高，
选择REF_CLK 。 LVCMOS / LVTTL接口电平。
下拉参考时钟输入。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3, 6
4
名字
NQ1 ， Q1
V
CCO
OE
动力
输入
产量
5
7, 8
9
10
11
12
13
14
nPLL_SEL
Q0 ， nQ0
FREQ_SEL
V
CCA
V
CC
CLK_SEL
REF_CLK
输入
产量
输入
动力
动力
输入
输入
V
EE
动力
负电源引脚。
CR振荡器，石英晶体界面。 XTAL_IN是输入，
XTAL_OUT ，
15, 16
输入
XTAL_OUT是输出。
XTAL_IN
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性的研究，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
843252AG-04
www.icst.com/products/hiperclocks.html
2
REV 。一2006年1月25日
