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集成
电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
里亚尔事件发生。其结果是， M和N位可被硬连线
以设置M个分频器和N分频器输出到一个特定的默认
国家将在上电时自动出现。该测试
在并行输入模式下操作时输出为低电平。该
VCO频率之间的关系，输入频率
和M个除法器的定义如下： FVCO = F
IN
×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准被定义为8
≤
M
≤
28.频率
出的定义如下： fOUT的= FVCO = F
IN
×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD是
低。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。所述移位寄存器的内容
寄存器被加载到M个分频器和N个输出分频器时
S_LOAD转变，从低到高。在M鸿沟和N输出
放鸿沟值锁存高至低跳变
S_LOAD 。如果S_LOAD被拉高，在S-DATA输入数据
直接传递到M分频器和N分频器输出的每个上升
S_CLOCK的边缘。在串行模式可以用于
编程M和N比特和测试位T1和T0的。内部稳压
存器T0和T1确定的测试输出的状态如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作使用25MHz的时钟输入。有效的PLL环路分频器val-
UE用于不同的输入频率，在输入定义的频
昆西特性，表5 ，注： 1 。
该ICS8432-101拥有一个完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。一个差分时钟输入被用作输入到
ICS8432-101 。这个输入被馈送到相位检测器。一
25MHz的时钟输入端提供一个25MHz的相位检测器为参考
ENCE频率。 PLL的VCO工作的范围内
的250MHz的700MHz的到。 M个除法器的输出也是
施加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为M倍以调整基准频率
荷兰国际集团VCO控制电压。注意，对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器被发送到前缩放
每个LVPECL输出缓冲器。分频器提供
50 ％的输出占空比。
的ICS8432-101支持两个可编程功能
输入模式编程PLL M分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
Figure1
示出了每种模式的时序图。在并行模式下，在
nP_LOAD输入最初为低电平。通过对输入M0数据
M8和N0和N1被直接传递到M分频器和
N个输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存，对M分频器遗体
直到装上nP_LOAD或直到SE-下一个从高到低的跳变
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
H
*
零
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
M，N
t
S_LOAD
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
8432DY-101
空时隙定时必须遵守。
www.icst.com/products/hiperclocks.html
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REV 。 B 2005年6月1日
