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JTAG接口
5.1
框图
图5-1 。 JTAG模块结构图
TRST
TCK
TMS
TDI
TAP控制器
指令寄存器（IR ）
BYPASS数据寄存器
边界扫描数据寄存器
IDCODE数据寄存器
中止数据寄存器
DPACC数据寄存器
APACC数据寄存器
TDO
Cortex-M3
DEBUG
PORT
5.2
功能说明
JTAG模块的高层次概念图如图5-1所示第44页上的JTAG
模块由测试访问端口（ TAP）控制器和串行移位链平行的
更新寄存器。 TAP控制器是一个简单的状态机的控制
TRST ， TCK
和
TMS
输入。 TAP控制器的当前状态取决于当前值
TRST
和
值序列捕获
TMS
在上升沿
TCK 。
TAP控制器决定的时候
串行移位链获取新的数据，从数据转移
TDI
TOWARDS
TDO ，
和更新并行
加载寄存器。 TAP控制器的当前状态还决定了指令
寄存器（IR ）链还是某个数据寄存器（ DR ）链中的一个被访问。
串行移位链带有并行加载寄存器是由一个指令寄存器（ IR ）
链和多个数据寄存器（ DR ）链。当前指令的并行加载加载
寄存器决定了哪个DR链将被捕获，移位或的排序过程中更新
TAP控制器。
某些指令，像EXTEST和INTEST，会对当前的数据位于DR链的运作，不
捕捉，移位或更新任何链。未实现解码的指令
BYPASS指令，以确保之间的串行通道
TDI
和
TDO
始终连接（见
表5-2第50页上的执行指令的列表） 。
请参阅“ JTAG和边界扫描” JTAG的时序图456页。
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初步
2007年11月29日
