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ADSP-BF561
并行外设接口时序
表21
和
图13
通过
图16第30页，
描述
默认的并行外设接口操作。
表21.并行外设接口时序
参数
时序要求
t
PCLKW
PPIxCLK宽
1
t
PCLK
PPIxCLK期
1
外部帧同步设置PPIxCLK前
t
SFSPE
t
HFSPE
外部帧同步保持PPIxCLK后
t
SDRPE
接收数据设置PPIxCLK前
t
HDRPE
接收数据保持PPIxCLK后
开关特性
t
DFSPE
内部帧同步延迟PPIxCLK后
内部帧同步保持PPIxCLK后
t
HOFSPE
t
DDTPE
数据传输延迟PPIxCLK后
t
HDTPE
传输数据保持PPIxCLK后
1
如果位PLL_CTL寄存器的第4被设置，则
图17第30页
和
图18第31页
适用。
民
5.0
13.3
4.0
1.0
3.5
2.0
最大
单位
ns
ns
ns
ns
ns
ns
8.0
1.7
8.0
2.0
ns
ns
ns
ns
对于使用内部产生的帧同步的PPI模式下， PPIxCLK频率不能超过F
SCLK
/ 2 。对于没有帧同步或外部帧同步， PPIxCLK模式
不能超过75兆赫和f
SCLK
应等于或大于PPIxCLK 。
FRAME
SYNC
IS
驱动的
OUT
POLC = 0
PPIxCLK
DATA0
IS
采样
PPIxCLK
POLC = 1
t
DFSPE
t
POLS = 1
PPIxSYNC11
POLS = 0
HOFSPE
POLS = 1
PPIxSYNC2
POLS = 0
t
SDRPE
t
HDRPE
PPIxDATA
图13. PPI GP RX模式与内部帧同步定时（默认）
版本B
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2007年6月
