位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1255页 > ADC081500CIYB > ADC081500CIYB PDF资料 > ADC081500CIYB PDF资料2第27页
ADC081500
2.0应用信息
（续）
20153143
20153147
图13.单端至差分信号
用转换巴伦连接的变压器
100欧姆的外部电阻跨接在输出端
平衡 - 不平衡变换器的并联与ADC081500的端子
片100欧姆的电阻，使一个50欧姆的差分
阻抗的平衡不平衡转换器的输出。或者， 25欧姆到虚拟
地在每个平衡 - 不平衡变换器输出端。
寻找到平衡 - 不平衡变换器，源看到的阻抗
在该输出串联的阻抗的第一线圈
线圈。由于变压器具有1：1的匝数比，该阻抗
跨过第一线圈ANCE是完全一样的，在该
输出的第二线圈，即25欧姆到虚拟接地的。
因此，跨接在第一线圈25欧姆串联在一起的25个
欧姆在其输出端产生50欧姆的总阻抗，以匹配
源。
2.2.2超出了范围（ OR）指示
当转换结果被裁剪的超出范围
输出被激活，使得OR +变为高电平，或 - 去
低。这个输出是活动的，只要在精确的数据
输出总线将00H到FFH的范围之外。
2.2.3满量程输入范围
如同所有的A / D转换器，输入范围由下式确定
ADC的参考电压的值。参考
该ADC081500的电压从一个内部频带 - 衍生
隙参考。在FSR引脚控制的有效参考
该ADC081500的电压，使得差分满量程
输入范围的模拟输入端为870毫伏
P-P
与FSR
引脚为高电平，或650毫伏
P-P
与FSR引脚为低电平。最佳信噪比
与FSR高得，但更好的失真和SFDR是
与FSR引脚为低电平获得。
2.3时钟输入
该ADC081500具有差分LVDS时钟输入， CLK +
和CLK- ，它必须被驱动用交流加之， differ-
无穷区间的时钟信号。虽然ADC081500测试和其
性能可保证用差1.5 GHz的时钟，
其通常的功能以及与输入时钟频率
在电气特性表所示。时钟
输入在内部终止与偏见。输入时钟
信号必须被电容耦合到所述时钟引脚
在表示
图14 。
运行在高达中的电能指示的采样率
特性表是典型地可能的，如果最大
显示环境温度不超标。 Operat-
荷兰国际集团在比表示对于给定的上午更高的采样率
关环境温度下，可能会导致降低的器件的可靠性
和产品生命周期。这是因为较高功率的
消费和模具温度在高采样率。
同样重要的可靠性是适当的热管理。
参见2.6.2节。
27
图14.差分（ LVDS ）输入时钟的连接
差分输入时钟线对应该有一个character-
100Ω和（当使用不平衡变压器）的ISTIC阻抗，是
终止于在（ 100Ω ）特性的时钟源
阻抗。输入时钟线应尽可能短，以
直接越好。该ADC081500时钟输入在内部
终止与修剪100Ω电阻。
没有足够的输入时钟水平将导致穷人动态
性能。过高的输入时钟水平可能
造成在模拟输入偏移电压的变化。为了避免
这些问题，保持输入时钟电平的范围内
在电气特性表中指定。
输入时钟信号的低和高次能影响
任何A / D转换器的性能。该ADC081500
设有一个占空比时钟校正电路，它可以main-
覃性能上的操作的温度范围内。
ADC将满足其性能指标，如果输入
时钟高电平和低电平时间保持在范围内
（20 /80％的比例），如在电气特性规定
表。
高速，高性能ADC ，如
ADC081500需要具有非常稳定的输入时钟信号
最低相位噪声和抖动。 ADC的抖动要求
由ADC分辨率定义（比特数），最大
ADC输入频率和输入信号的幅度相对于
到ADC输入满量程范围。的最大抖动（对
从所有来源）的抖动的总和允许以防止
在信噪比抖动引起的减少被发现是
t
J（下最大）
= (V
在（P- P）的
/V
INFSR
) x (1/(2
(N+1)
x
π
架F
IN
))
其中T
J（下最大）
是RMS总所有抖动源以秒为单位，
V
在（P- P）的
是峰 - 峰模拟输入信号V
INFSR
为
ADC的满量程范围， "N"是位ADC分辨率
和f
IN
是最大输入频率，单位为赫兹，到ADC
模拟输入。
注意，上述的最大抖动是arith-
抖动的所有来源metic总和，包括在
ADC输入时钟，即加入由系统到ADC输入
时钟信号和输入信号，并且通过ADC本身加入。
因为有效的抖动由ADC添加超出用户
控制，最好的用户可以做的就是保持的总和
外部添加的输入时钟的抖动和由添加的抖动
模拟电路的模拟信号到最低限度。
输入时钟振幅超过上述电气指定
特性表可能会增加输入失调
电压。这将导致转换器，以产生一个输出
把代码以外的预期128分之127当两个输入
销处于相同的电势。
www.national.com
