SCAN926260
ternal失效保护偏压。请参阅
图11
为保证安全
偏置设置。
在DS92LV1260不同，该
SCAN921260和SCAN926260
该DS92LV1260是一个六通道， 10位，总线LVDS Dese-
rializer随机锁能力和并行时钟速率
高达40MHz 。每个通道包含一个恢复时钟
（ RCLKn ）和锁（曝光锁N ）输出。该DS92LV1260还
包含在作为重新第七串行输入通道
冗余输入。此外，与以前的解串器，该
曝光锁N信号是同步的，以出现在有效数据
输出。请参阅DS92LV1260数据表更多
关于第七冗余通道和进一具体细节
疗法的详细信息。
该SCAN921260包含相同的基本功能的
DS92LV1260 。然而， SCAN921260具有增加的
并行时钟速率高达66MHz的，是IEEE 1149.1 （ JTAG ）的COM
顺从，也包含高速内置自测试（ BIST ） 。
该SCAN926260包含相同的基本功能的
SCAN921260 。然而，除了一个主断电，
该SCAN926260有每信个别断电管脚
NEL ，消除了第七冗余通道，而现在
声称所有输出ROUTn ： pow-在[ 0 9]和RCLKn高
erdown和失锁时。另请注意，
曝光锁N引脚输出不再受任。此外，该
SCAN926260是足迹兼容并且可以使用间
changibly与SCAN921260 。
使用噪声容限，以验证信号质量
该参数T
RNMI -LEFT
和T
RNMI -RIGHT
通过计算
首先是如何测量的理想有点太大了接收器的需求
为保证正确的采样。在确定这个数额，
剩下的理想位，可用于外部
噪声源被称为噪声容限。噪声容限不
不包括发射器抖动。请参阅
图8
对于graph-
iCal的解释。另外，对于噪声的更详细的解释
缘，请参阅应用笔记1217名为"How到Val-
IDATE BLVDS SER / DES信号完整性使用Eye Mask."
掩模的垂直限制由所确定的
± 50mV的的SCAN926260接收器输入阈值。
绕行
电路板布局和堆叠式的BLVDS设备
应该被设计成提供无噪声的功率的设备。
良好的布局做法也将分开高频或
高层次的输入和输出，以减少不需要的杂散
噪声干扰，反馈和干扰。电力系统per-
formance可以通过使用薄的电介质可大大改善（4-
至10密耳）为电源/接地三明治。这增加了
印刷电路板电力系统的固有电容，它im-
证明电源滤波，尤其是在高频率，
并使得外部旁路的值和位置钙
pacitors不太关键。外部旁路电容应在 -
CLUDE两个RF陶瓷和钽电解电容。 RF
电容器可在0.01用友0.1 uF的范围内使用的值。
钽电容器可在2.2微法10μF的范围。
的钽电容器的额定电压应至少
3X正在使用的电源电压。
这是一个推荐的做法是使用两个过孔在每次上电
销，以及在所有射频旁路电容器端子。双通路
最多可减少一半的互连电感，从而重新
ducing布线电感和延伸的有效
频率范围中的旁路元件。查找RF钙
pacitors尽可能靠近电源引脚，并使用宽
低阻抗走线（不是50欧姆的痕迹） 。表面贴装
电容器被推荐，因为它们较小的寄生效应。
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当每个电源引脚使用多个电容器，找到
较小的值更接近销。大容量电容为消遣
ommend在电源输入点。这通常是在
50uF至100uF的范围，将平滑的低频开关
噪声。
有些器件提供独立的电源和接地引脚
该电路的不同部分。这样做是为了隔离开关
荷兰国际集团的电路的不同部分之间的噪声影响。
通常不需要在PCB上的单独的平面。针
说明表通常在其电路提供指导
块被连接到电源管脚对。在某些磁带式
上课，外部过滤器可以用来提供干净的电源
敏感电路，例如锁相环电路。
使用至少一个4层基板与电源和地平面。
定位的CMOS （TTL）信号远离的LVDS线
防止耦合。 100紧密耦合差分线
欧
差异
通常建议使用LVDS在互连
nects 。紧密耦合线有助于确保耦合
噪声将作为共模和被重新拒绝
的收发机。此外，紧耦合线将辐射较少。
终止LVDS的互连件是必需的。对于点 -
对点的应用程序，终止应设在
负载端。标称值为100欧姆匹配线的昼夜温差
髓鞘阻抗。放置电阻尽可能靠近receiv-
器的输入，以尽量减少之间所产生的存根
的端接电阻器和接收器。
其他一般性的指导可以在LVDS找到
用户手册 - PDF格式可从国家
网站： www.national.com/lvds 。包装信息
化对BGA的，请参阅AN- 1126 。
指导的SCAN926260旁边提供：
SCAN926260 ：六110解串器
一般的指导如下。精确制导不了
给出，因为它是由其他电路板级/系统级决定
标准。这包括板，电源轨的密度
电源和其它集成电路电源
需要。
DVDD =数字部分电源
这些引脚提供所述数字部和接收器输出
该装置的缓冲器。接收器DVDD引脚需要更多的副产品
传递给下同步开关输出功率条件
系统蒸发散。本地电容的估计需要至少
20nF 。这是通过以66 （ 60 LVTTL输出+ 6计算
RCLK输出）倍的最大输出短路电流
租85毫安的（ IOS ） 。由最大乘以该数
上升时间（T
CLH
）为4ns ，并除以最大允许的
下垂的VDD （假设为50mV ）产生448.8nF 。这个划分
由DVDD的引脚的数量（25）的数目产生18nF 。
上舍入到一个标准值， 0.1uF的被选择用于每
DVDD引脚。该电容的带宽此电容可
通过放置一个0.01uF的电容器并联延长。该
0.01uF的电容应放在靠近DVDD引脚
比0.1uF电容。
PVDD = PLL部分电源
的PVDD引脚供给PLL电路。 PLL电路需要
清洁电力抖动的最小化。一个电源噪声频
昆西在300kHz至1MHz的范围内可以导致增加
输出抖动。某些电源可能开关频率
quencies或在此范围内的高次谐波成分。如果是这样的
情况下，可能需要这样的噪声频谱的滤波。陷波
滤波器的响应是最佳的，以提供一个稳定的VDD ，抑制
噪声频带的，和良好的高频响应（时钟
根本） 。这可以通过用一个饼过滤器
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