PSD4256G6V
PSD架构概述
PSD器件包含几个主要功能
块。图4 ，第15页显示架构
在PSD器件系列。每个功能
块在下面的仲简要描述
系统蒸发散。许多块的执行多个功能
tions和是用户可配置的。
内存
每一个存储块中简要讨论
下面的段落中。更详细的discus-
锡永可以在一节中找到名为“记忆
第25页上的块“ 。
在8Mbit的主要闪存是主要的
内存PSD的。它分为16 equally-
大部门是单独选择。
在达512Kbit第二Flash存储器划分
到4个扇区。每个部门都是单独选择 -
能。
的256Kbit SRAM被设计用于作为
高速暂存存储器或者作为一个扩展
MCU SRAM 。如果外部电池被连接到
PSD的待机电压（V
STBY
， PE6 ）信号，
数据被保持在电源故障的情况下。
每个存储块可以位于不同的
由用户定义的地址空间中。访问
时间对所有的内存类型包括地址
锁定和DPLD解码时间。
PLDS
该器件包含两个PLD模块，译码
PLD （ DPLD ）和复杂可编程逻辑器件（ CPLD ） ，如
在表2中，第12页中所示，每个优化的一个
不同的功能。的功能分区
可编程逻辑器件降低功耗，优化
成本/性能，并简化了设计输入。
该DPLD用于解码的地址，并
生成的PSD部门间选择信号
最终存储器和寄存器。该DPLD有combi-
natorial输出，而CPLD能够实现
更一般的用户定义的逻辑功能。该
CPLD有16个输出宏单元（ OMC ）和8
组合输出。该PSD也有24个输入
宏单元（IMC） ，可被配置为输入
在可编程逻辑器件。在可编程逻辑器件接收它们的输入来自
在PLD输入总线，并通过有区别的
输出目的地，乘积项数，和
宏单元。
在可编程逻辑器件消耗最低的能源。速度
与PLD的功耗被控制
通过睿频位在PMMR0等位
PMMR2 。这些寄存器由MCU的设置
运行时间。有轻微的惩罚PLD propaga-
化的时候不是在Turbo模式。
I / O端口
该PSD有52个I / O引脚之间7分
端口（端口A ， B，C ， D，E ，F和G） 。每个I / O引脚
可单独配置为不同的功能
系统蒸发散。端口可配置为标准的MCU的I /
O端口， PLD I / O ，或锁存地址输出
微控制器采用复用的地址/数据总线。
JTAG管脚可对端口E可启用在 -
系统编程（ ISP） 。
单片机总线接口
该PSD轻松地与大多数8位或16位接口
微控制器，无论是与复用或非复用
地址/数据总线。该设备被配置为
到MCU的控制引脚，它们还响应
作为输入到可编程逻辑器件。
通过JTAG端口ISP
在系统编程（ ISP）可以进行
通过端口E本系列IN- JTAG信号
terface使得整个完整节目
PSD模块装置。空白器件可以
完全编程。 JTAG信号（ TMS ，
TCK ， TSTAT ， TERR ， TDI ， TDO ）可多
路开关连接与端口E表3 indi-等功能
凯茨的JTAG管脚分配。
表3. PLD I / O
名字
DECODE PLD （ DPLD ）
复杂可编程逻辑器件（ CPLD ）
输入
82
82
输出
17
24
产品
条款
43
150
端口E表4. JTAG信号
E端口引脚
PE0
PE1
PE2
PE3
PE4
PE5
TMS
TCK
TDI
TDO
TSTAT
TERR
JTAG信号
16/100
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