ICM7228
连续的8位数字更新
数据的逻辑状态COMING （ LD7 ）也被锁定
在一个控制寄存器更新。如果锁存的值
进来的数据（ LD7 ）为高电平时，显示变为空白
和启动顺序的8位的更新。显示数据可
现在被写入到RAM中以8个连续的写脉冲
起始位1，并用数字8结束（参见图2）。
毕竟8 RAM地址已经写入，显示
再次导通并且显示新的数据。另外
写脉冲被忽略，直到一个新的控制寄存器更新
被执行。所有8位数字显示的格式
通过控制字指定（十六进制/代码B或无解码）
与此前的8位数字的更新。如果一个解码方案
（十六进制/代码B）是被使用，在LD3的值
控制字更新决定了内存的银行会
写入。
单一的数字更新
在这种模式下在显示RAM的每个数字数据可以被更新
单独地在不改变其它显示数据。首先，用
MODE输入高电平，控制字写入控制
注册携带以下资料;进来的数据
（ LD7 ）低，就LD4所需的显示格式的数据 - LD6中，RAM
银行通过LD3 （如果选择解码）所选择的地址
同位的要被更新的数据线LD0 - LD2 （见表4）。
第二个写入ICM7228A / B ，这一次MODE输入
低，传输的LD0数据 - LD7投入选定
两位数的内存位置。在个位数的更新模式，每个
个人数字的数据可以独立地指定为是
显示解码的或无解码模式。对于这些数字
该解码方案（十六进制/代码B）被选中，只有一个
可以在一个时间有效。每当一个控制字被写入后
指定的解码方案将适用于所有这些数字
其中选择要显示在解码的模式。
数据总线D0-D7
ID0
微处理器系统
D0 - D7
I / O或
内存
写脉冲
ID7
解码器
启用
Intersil公司
ICM7228A/B
LED显示屏
设备选择
和
写脉冲
写
A0
模式
段
DRIVE
地址
解码器
A1-A15
数字
DRIVE
地址总线A0 - A15
图9. ICM7228A / B微处理器系统接口
表4. DIGITS地址， ICM7228A / B
输入数据线
1D2
0
0
0
0
1
1
1
1
lD2
0
0
1
1
0
0
1
1
lD0
0
1
0
1
0
1
0
1
选择的数字
DlGlT 1
DlGlT 2
DIGlT 3
DlGlT 4
数字5
DlGlT 6
DlGlT 7
DlGlT 8
建立和为0ns保持时间有200ns的最低写入脉冲。
输入逻辑电平为TTL和CMOS兼容。图10
示出了从驱动ICM7228C的一般方法
微处理器总线。到微处理器， 8个字节的
显示RAM似乎是8个独立的I / O位置。加载中
该ICM7228C非常类似于标准的存储器写
周期。该数字被更新的地址被放置在线路
DA0 - DA2 ，要被写入的数据被放置在线路的ID0 - LD3
和ID7 ，然后写输入一个低脉冲将转移
数据见图3和开关特性表
写周期时序参数。
该ICM7228C不具有任何控制寄存器，并且还
不提供任何解码的显示格式。十六进制
或代码B人物选择和关断模式下，直接在
通过三电平输入时引脚9 ，也就是控制
因此所谓的六面/ CODE B /关机。见表3
为ICM7228C的输入和输出的定义。
系统连接， ICM7228C
该ICM7228C是与体系结构直接兼容
大多数微处理器系统。它的快速切换
特性使其能够访问它们作为存储器
在最需要的无等待状态映射I / O设备
单片机系统。所有ICM7228C投入，不计
HEXA / CODE B /关机，配备了250ns的最小
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