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初步
FastEdge 系列
CY2PP3115
1:15差分扇出缓冲器
特点
分为四十五ECL / PECL差分输出
银行
两个ECL / PECLdifferential输入
热插拔/ -insertable
50 ps的输出至输出扭曲
< 200 - ps的设备到设备的歪斜
小于2 -PS的固有抖动
< 500 ps的传播延迟（典型值）
操作高达1.5 GHz的
PECL模式电源电压范围： V
CC
= 2.375V至3.465V带
V
EE
= 0V
ECL模式电源电压范围： V
EE
= -2.375V至-3.465V与
V
CC
= 0V
工业级温度范围： -40
°
C至85
°
C
52引脚1.4毫米TQFP封装
温度补偿像100K ECL
描述
该CY2PP3115是一个低偏移，低传播延迟1到15
差动扇出缓冲器旨在满足的要求
高性能的时钟和数据分发应用程序。该
装置上的SiGe技术实现，并具有充分
被优化以实现差分内部构架
低信号偏斜以高达1.5GHz的工作频率。
该器件具有这两个差分输入通道
内部复用。这个多路复用器由CLK_SEL控制
引脚。该CY2PP3115不仅可以用作差分
时钟缓冲器也可作为信号电平转换器和扇出上
ECL / PECL的单端信号，以15 ECL / PECL差分
负载。外部偏置销， VBB ，提供了一种用于此目的。
在这样的应用中， VBB引脚应连接到
其中之一的CLKA ＃或＃ CLKB输入和旁路到V
CC
通过一个0.01 μF电容。
由于CY2PP3115引入可忽略抖动的定时
预算，它是用于分配高频的理想选择，
在整个背架和板高精度时钟
通信系统。此外，先进的电路
设计方案中，例如内部温度补偿，
确保CY2PP3115提供一致，保证
表现在不同的平台上。
框图
fsela
VEE
VCC
1
CLK0
CLK0#
0
VCC VEE
1
CLK1
CLK1#
VEE
CLK_SEL
VEE
1
fselb
fselc
QC2
QC3
0
/2
1
/1
0
QB1
QB2
0
QAO
QA1
引脚配置
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
14
15
16
17
18
19
20
21
22
23
24
25
26
27
QBO
VCC
QA0
QA0#
QA1
QA1#
VCC
QB0
QB0#
QB1
QB1#
QB2
QB2#
VCC
VCC
MR
fsela
fselb
CLK0
QC0
QC1
1
2
3
4
5
6
7
8
9
10
11
12
13
VCC
QC0
QC0#
QC1
QC1#
QC2
QC2#
QC3
QC3#
VCC
NC
NC
VCC
CLK0#
CLK_SEL
CLK1
CLK1#
VBB
fselc
fseld
VEE
CY2PP3115
VEE
MR
VEE
0
QD0
QD1
QD2
QD3
QD4
1
fseld
VEE
QD5
VBB
赛普拉斯半导体公司
文件编号： 38-07502修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的二〇〇三年十一月十八日
VCC
QD5#
QD5
QD4#
QD4
QD3#
QD3
QD2#
QD2
QD1#
QD1
QD0#
QD0
