初步
FastEdge 系列
CY2PP3115
1:15差分扇出缓冲器
特点
分为四十五ECL / PECL差分输出
银行
两个ECL / PECLdifferential输入
热插拔/ -insertable
50 ps的输出至输出扭曲
< 200 - ps的设备到设备的歪斜
小于2 -PS的固有抖动
< 500 ps的传播延迟（典型值）
操作高达1.5 GHz的
PECL模式电源电压范围： V
CC
= 2.375V至3.465V带
V
EE
= 0V
ECL模式电源电压范围： V
EE
= -2.375V至-3.465V与
V
CC
= 0V
工业级温度范围： -40
°
C至85
°
C
52引脚1.4毫米TQFP封装
温度补偿像100K ECL
描述
该CY2PP3115是一个低偏移，低传播延迟1到15
差动扇出缓冲器旨在满足的要求
高性能的时钟和数据分发应用程序。该
装置上的SiGe技术实现，并具有充分
被优化以实现差分内部构架
低信号偏斜以高达1.5GHz的工作频率。
该器件具有这两个差分输入通道
内部复用。这个多路复用器由CLK_SEL控制
引脚。该CY2PP3115不仅可以用作差分
时钟缓冲器也可作为信号电平转换器和扇出上
ECL / PECL的单端信号，以15 ECL / PECL差分
负载。外部偏置销， VBB ，提供了一种用于此目的。
在这样的应用中， VBB引脚应连接到
其中之一的CLKA ＃或＃ CLKB输入和旁路到V
CC
通过一个0.01 μF电容。
由于CY2PP3115引入可忽略抖动的定时
预算，它是用于分配高频的理想选择，
在整个背架和板高精度时钟
通信系统。此外，先进的电路
设计方案中，例如内部温度补偿，
确保CY2PP3115提供一致，保证
表现在不同的平台上。
框图
fsela
VEE
VCC
1
CLK0
CLK0#
0
VCC VEE
1
CLK1
CLK1#
VEE
CLK_SEL
VEE
1
fselb
fselc
QC2
QC3
0
/2
1
/1
0
QB1
QB2
0
QAO
QA1
引脚配置
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
14
15
16
17
18
19
20
21
22
23
24
25
26
27
QBO
VCC
QA0
QA0#
QA1
QA1#
VCC
QB0
QB0#
QB1
QB1#
QB2
QB2#
VCC
VCC
MR
fsela
fselb
CLK0
QC0
QC1
1
2
3
4
5
6
7
8
9
10
11
12
13
VCC
QC0
QC0#
QC1
QC1#
QC2
QC2#
QC3
QC3#
VCC
NC
NC
VCC
CLK0#
CLK_SEL
CLK1
CLK1#
VBB
fselc
fseld
VEE
CY2PP3115
VEE
MR
VEE
0
QD0
QD1
QD2
QD3
QD4
1
fseld
VEE
QD5
VBB
赛普拉斯半导体公司
文件编号： 38-07502修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的二〇〇三年十一月十八日
VCC
QD5#
QD5
QD4#
QD4
QD3#
QD3
QD2#
QD2
QD1#
QD1
QD0#
QD0
初步
引脚说明
PIN号
名字
[2,3]
I / O
[1]
PWR +
我， PD
我， PD
我， PD
我，PC
O
-PWR
我， PD
O， OE
O， OE
O， OE
O， OE
O， OE
O， OE
O， OE
O， OE
TYPE
动力
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
BIAS
动力
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
ECL / PECL
FastEdge 系列
CY2PP3115
描述
1,14,27 ， 30 ， 39 ， 40 ， 47 ， VCC
52
2
3,4,11,12
5,8
6,9
10
13
28,29
7
26,24,22,20,18,16
25,23,21,19,17,15
38,36,34,32
37,35,33,31
46,44,42
45,43,41
51,49
50,48
MR
FSEL （A ， B，C ， D）
CLK （0： 1）
CLK （0： 1） ＃
VBB
VEE
NC
CLK_SEL
量子点（0： 5）
量子点（0： 5） ＃
qc的（0： 3）
QC （0： 3） ＃
QB （0 ：2）的
QB （0： 2） ＃
QA （0： 1）
QA（ 0:1） ＃
供电方面，积极的方面
RESET
输出分频器选择
差分时钟输入 - TRUE
差分时钟输入 - 恭维
直流偏置源
供电方面，负极连接
无连接。只有垫
时钟输入选择
组D真正的输出
组D称赞输出
C银行真正的输出
C银行恭维输出
B银行真正的输出
B银行恭维输出
A银行真正的输出
银行恭维输出
表1.功能表
控制引脚
FSELA （异步）
FSELB （异步）
FSELC （异步）
FSELD （异步）
CLK_SEL （异步）
MR（异步）
0
÷1
÷1
÷1
÷1
CLK0
活跃
1
÷2
÷2
÷2
÷2
CLK1
重置（ QX = L和QX ＃ = H）的
管理机构
下列机构提供规范适用于
CY2PP3115 。该机构名称及有关的规范
下面列出。
机构名称
JEDEC
规范
JESD 51 （西塔JA ）
JESD 8-2 （ ECL）的
JESD 65 -A （偏移，抖动）
1596.3 （抖动规格）
94 （阻燃等级）
883E方法1012.1
（热的Theta JC ）
IEEE
UL
军规
注意事项：
1.在I / O列，下面的符号用于：我的输入，O的输出， PD为下拉， PU为上拉，PC为中心的拉动， O代表输出， OE为发射极开路
和PWR为电源。
2.在电致化学发光模式（负电源模式），V
EE
要么是-3.3V和-2.5V和V
CC
连接到GND （0V）。在PECL电模式（正电源模式） ，
V
EE
连接到GND （0V）和V
CC
或者是+ 3.3V或+ 2.5V 。在这两种模式中，输入和输出电平为参考，以最积极的电源（V
CC
)
并且VCC和VEE之间。
3. V
BB
可以使用单端偏压模式当V
CC
为+ 3.3V 。
文件编号： 38-07502修订版**
第12页2
初步
绝对最大条件
.
FastEdge 系列
CY2PP3115
分钟。
–0.3
2.5 – 5%
V
CC
–1.620
马克斯。
4.6
3.3 + 5%
Vcc–1.220
200
V
CC
–2
V
CC
+0.3
V
CC
+0.3
300
–65
–40
40
40
2000
3
50
V–0
+150
+85
60
100
单位
VDC
VDC
VDC
uA
VDC
VDC
VDC
mA
°C
°C
° C / W
° C / W
V
不适用
EA 。
不适用
参数
描述
V
CC
电源电压
V
CC
工作电压
V
BB
输出参考电压
I
BB
VTT
V
IN
V
OUT
LU
I
T
S
T
A
Jc
Ja
ESD
h
M
SL
G
ATES
UL- FLM
输出电流参考
输出端接电压
输入电压
输出电压
闭锁抗扰度
温度，贮藏
温度，工作环境
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
湿度敏感度等级
总功能的门数
可燃性等级
条件
非官能
实用
相对于V
CC
相对于V
BB
相对于V
CC
相对于V
CC
相对于V
CC
实用
非官能
实用
实用
实用
–0.3
–0.3
组装模具
@ 1/8 。
PECL DC电气规格
参数
描述
条件
控制（ FSEL （A ， B，C ） ， CLK_SEL ， MR和FSELD ） （ PECL单端）
V
CC2.5V
2.5工作电压
2.5V ± 5%, V
EE
= 0.0V
V
CC3.3V
V
IL
V
IH
I
IN
3.3工作电压
输入电压，低
输入电压，高
输入电流
[4]
3.3V ± 5%, V
EE
= 0.0V
分钟。
2.375
3.135
V
CC
–1.945
V
CC
–1.165
马克斯。
2.625
3.465
V
CC
–1.625
V
CC
–0.880
I150I
单位
V
V
V
V
uA
V
IL
= V
IL
分钟。或V
IH
= V
IH
最大
在V
CC
= 3.6V
0.1
1.2
时钟输入对CLK0 ， ＃ CLK0 ， CLK1 ， CLK1 ＃ （ PECL差分信号）
差分输入电压
[5]
微分运算
V
PP
[6]
V
CMR
差分交叉点电压
微分运算
I
IN
输入电流
[4]
V
IL
= V
IL
分钟。或V
IH
= V
IH
最大
在V
CC
= 3.6V
1.3
V
CC
I150I
V
V
uA
PECL输出QA（ （0 ：1）， ＃ ） ， QB （ （0 ：2）， ＃ ） ，QC （ （0 ：3）， ＃ ） ，量子点（ （0 ：5）， ＃ ）（ PECL差分信号）
V
OH
输出高电压
I
OH
= -30毫安
[7]
V
CC
–1.2
V
OL
输出低电压
V
CC
= 3.3V ± 5%, V
CC
= 2.5V ± 5%
I
OL
= –5
ma
[7]
V
CC
–1.945
V
CC
–1.945
–
V
CC
–1.620
–
–
V
CC
–0.7
V
CC
–1.5
V
CC
–1.3
200
V
CC
–1.220
2.0
1.0
V
V
电源电流和VBB
最大静态电源电流
I
EE
无输出电流终止
[8]
V
BB[9]
输出参考电压
C
IN
L
IN
输入引脚电容
引脚电感
V
EE
针
I
BB
= 200微安
[12]
mA
V
pF
nH
注意事项：
4.输入具有内部上拉/下拉或偏置影响输入电流的电阻。
5. VPP （直流） ，以维持装置的功能所需要的最小差分输入电压摆幅。
6. VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR （ DC）范围与输入范围内获得功能性操作
摆动在于将VPP （DC）的规范内。
7.相当于一个终止50
到VTT 。
8. ICC计算：X = ICC （使用差分输出对数） （一
OH
+ I
OL
) + I
EE
ORI
CC
X = （所使用的差分输出对数） （Ⅴ
OH
-VTT ） / R负载+
(V
OL
--VTT ） / R负载+ IEE 。
9. VBB被限制为仅3.3V的VCC。见注17 。
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第12页3
初步
ECL DC电气规格
参数
V
EE2.5
V
EE3.3
V
IL
V
IH
I
IN
V
PP
V
CMR
I
IN
V
OH
V
OL
描述
-2.5负电源
-3.3负电源
输入电压，低
输入电压，高
输入电流
[10]
差分输入电压
[11]
差分交叉点电压
[12]
输入电流
[10]
FastEdge 系列
CY2PP3115
分钟。
–2.375
–33.135
–1.945
–1.165
马克斯。
–2.625
–3.465
–1.625
–0.880
I150I
0.1
V
EE
+1.2
1.3
–0.5
I150I
–1.2
–1.945
–1.945
–
–1.620
–0.7
–1.5
–1.3
180
–1.220
单位
V
V
V
V
uA
V
V
uA
V
V
条件
–2.5V ± 5%, V
EE
= 0.0V
–3.3V ± 5%, V
EE
= 0.0V
控制（ FSEL （A ， B，C ） ， CLK_SEL ， MR和FSELD ） （ ECL单端）
V
IN
= V
IL
或V
IN
= V
IH
微分运算
微分运算
V
IN
= V
IL
或V
IN
= V
IH
I
OH
= -30毫安
[13]
I
OL
= -5毫安
[13]
时钟输入对CLK0 ， ＃ CLK0 ， CLK1 ， CLK1 ＃ （ ECL差分信号）
ECL输出QA（ （0 ：1）， ＃ ） ， QB （ （0 ：2）， ＃ ） ，QC （ （0 ：3）， ＃ ） ，量子点（ （0 ：5）， ＃ ） （ECL差分信号）
输出高电压
输出低电压
V
EE
= –3.3V ± 5%,V
EE
= –2.5V ± 5%
最大静态电源电流
无输出电流终止
[14]
输出参考电压
电源电流和VBB
I
EE
V
BB
V
EE
针
I
BB
= 200微安
mA
V
AC电气规格
参数
V
PP
V
CMR
F
CLK
T
PD
描述
差分输入电压
[16]
差分交叉点电压
[17]
输入频率
[18]
传播延迟CLK0或CLK1到
QA（ 0 ：1）， QB （0 ：2），质量控制（0 ：3），量子点（0： 5）对
差分输出电压
（峰 - 峰值）
条件
微分运算
微分运算
50 ％占空比标准负载
660 MHz的占空比为50％的标准负载Differ-
无穷区间操作。看
表2
差分PRBS
FO < 50兆赫
FO < 0.8 GHz的
FO < 1.0 GHz的
FO < 1.5 GHz的
660 MHz的占空比为50％的标准负载Differ-
无穷区间操作
660 MHz的占空比为50％的标准负载Differ-
无穷区间操作
600
分钟。
0.1
V
EE
+ 1.2
马克斯。
1.3
0
1500
1200
单位
V
V
兆赫
ps
时钟输入对CLK0 ， ＃ CLK0 ， CLK1 ， CLK1 ＃ （ PECL或ECL差分信号）
ECL / PECL时钟输出QA（ （0 ：1）， ＃ ） ， QB （ （0 ：2）， ＃ ） ，QC （ （0 ：3）， ＃ ） ，量子点（ （0 ：5）， ＃ ） （差）
Vo
(P-P)
0.45
0.4
0.375
0.3
V
CC
–1.425
–
–
50
60
V
VMCR
TSK
(O)
TSK
(O)
共模电压范围
输出至输出扭曲
输出至输出偏斜（不同
频）
ps
ps
ps
注意事项：
10.输入具有内部上拉/下拉或偏置影响输入电流的电阻。
11. VPP （直流） ，以维持装置的功能所需要的最小差分输入电压摆幅。
12. VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR （ DC）范围与输入范围内获得功能性操作
摆动在于将VPP （DC）的规范内。
13，相当于一个终止50
到VTT 。
14. I
CC
计算：X = ICC （使用差分输出对数） （一
OH
+ I
OL
） + IEE或I
CC
X = （所使用的差分输出对数） （Ⅴ
OH
-VTT ） / R负载+
(V
OL
-VTT ） / R负载+ I
EE
.
15. AC特点，适用于50并行输出端接
到VTT 。
16. VPP （AC）是维持AC特性包括公吨和设备到设备偏斜所需的最小差分ECL / PECL输入摆幅。
17. VCMR （AC ）是差分ECL / PECL输入信号的交叉点。得到正常的交流操作时，交叉点是VCMR （ AC）范围内，并
输入摆幅位于VPP （ AC ）规范之内。违反VCMR （ AC）或VPP （ AC）影响设备的传输延迟，设备和零件到部件歪斜。
18. CY2PP3115完全运行在高达1.5 GHz的。
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第12页4
初步
AC电气规格
参数
TSK
(PP)
T
JIT （ CC ）
描述
输出至输出偏移（部分到部分）
输出周期到周期抖动（ determin-
信息研究所/内在）
所有输出/ 1
输出周期到周期抖动（ determin-
信息研究所/内在）
所有输出/ 2
条件
FastEdge 系列
CY2PP3115
分钟。
–
–
马克斯。
200
2
单位
ps
ps
占空比为50％的标准负载差分
手术
500MHz的占空比为50％的标准负载Differ-
无穷区间操作
660 MHz的占空比为50％的标准负载Differ-
无穷区间操作
–
2
ps
输出周期到周期抖动（ determin-
660 MHz的占空比为50％的标准负载Differ-
信息研究所/内在）
无穷区间操作
所有输出银行（ A和C ） / 1 ，银行（ B和
D)/2
660 MHz的占空比为50％的标准负载Differ-
输出周期到周期抖动（ determin-
无穷区间操作
信息研究所/内在）
所有输出银行A / 1 ，银行（ B，C和D ） / 2
TSK
(P)
T
R
,T
F
TTB
输出脉冲偏斜
[19]
输出上升/下降时间
总时序预算
660 MHz的占空比为50％的标准负载Differ-
无穷区间操作
660 MHz的50％的占空比差20％至
80%
500MHz的占空比为50％的标准负载
–
2
ps
–
2
ps
–
–
–
75
0.3
250
ps
ns
ps
表2. TPD-传播延迟66 MHz的占空比为50％
CLK_SEL
tPD的
fsela
fselb
fselc
fseld
0
1
0
1
0
1
0
1
0
0.900
0.979
0.951
0.962
0.952
1.019
0.986
1.018
1
0.974
0.982
0.974
0.966
0.974
1.021
0.980
1.022
单位
ns
ns
ns
ns
ns
ns
ns
ns
时序定义
VCC
VCC = 2.5V或3.3V
VCM R M AX = VCC
VIH
VPP
VPP范围
0.1V - 1.3V
VCM
VIL
VCM R M中= 1.2V
VEE
VEE = 0.0V
注意：
19.输出脉冲歪斜是传播延迟时间的差的绝对值： | tPLH的 - 的TPH1 | 。
图1. PECL波形定义
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QQ：2881677436 复制
